具有肖特基二极管的半导体装置及其制造方法

具有肖特基二极管的半导体装置及其制造方法
【专利摘要】本发明提供了一种具有嵌入式肖特基二极管的半导体装置及其制造方法。具有肖特基二极管的半导体装置包括：按如下顺序布置的第一导电类型的外延层、第二导电类型的主体层和第一导电类型的有源层；栅极沟槽，从源极层延伸至外延层的一部分；主体沟槽，以距栅极沟槽的预定距离形成并且从源极层延伸至外延层的一部分；以及第二导电类型的保护环，接触主体沟槽的外壁并且形成在外延层中。
【专利说明】具有肖特基二极管的半导体装置及其制造方法
[0001]本申请要求于2013年5月23日在韩国知识产权局提交的第10-2013-0058445号韩国专利申请的权益，出于所有目的将该申请的全部公开内容包含于此。

【技术领域】
[0002]以下描述涉及一种具有嵌入式肖特基二极管的半导体装置及其制造方法，例如，涉及一种具有集成在半导体装置内以改善开关效率的嵌入式肖特基二极管的半导体装置以及一种用来制造此类半导体装置的制造方法。

【背景技术】
[0003]在半导体装置中肖特基二极管通常被用作开关装置或者整流装置。肖特基二极管包括形成在半导体和金属之间的金属-半导体结。与具有半导体-半导体结的普通PN结二极管相比，肖特基二极管不仅提供了改善的快速开关特性，而且也提供了更低的导通电压。这是因为，当给其施加正向电压时，与PN结二极管不同，肖特基二极管没有少数载流子注入(MCI)。因为电流通过多数载流子而非少数载流子流过肖特基二极管，所以肖特基二极管具有不聚集效应以及非常短的反向恢复时间的优势。
[0004]与传统的PN结二极管相比，肖特基二极管作为开关装置展示出优良的性能并且展示出更低的导通电压。因此，已经开发出技术，从而通过提供将肖特基二极管并联连接到传统的PN结二极管的结构，当使用肖特基二极管时以减小从开关装置产生的振铃，以改善开关效率，并且还减小体二极管的导电损耗。
[0005]例如，从体二极管分离的肖特基二极管并联连接到体二极管或者将分离的肖特基二极管添加到半导体装置中。然而，这些传统的示例有弊端。例如，由于从分离的电接头产生的寄生电感导致操作效率没有很大改善，或者由于晶体管需要另外的空间导致装置的单元成本增加。


【发明内容】

[0006]在一总体方面，提供了一种具有肖特基二极管的半导体装置，该半导体装置包括:按如下顺序布置的第一导电类型的外延层、第二导电类型的主体层和第一导电类型的源极层；栅极沟槽，从源极层延伸至外延层的一部分；主体沟槽，以距栅极沟槽的预定距离形成并且从源极层延伸至外延层的一部分；以及第二导电类型的保护环，接触主体沟槽的外壁并且形成在外延层中。
[0007]栅极沟槽可以包括:栅极多晶硅，形成在栅极沟槽内；以及栅极绝缘层，围绕栅极多晶娃。
[0008]保护环可以突出到外延层和主体层中。
[0009]保护环的掺杂离子注入剂量可以等于主体层的掺杂离子注入剂量。
[0010]所述半导体装置的总体方面还可以包括形成在主体层中并且接触主体沟槽的外壁的第二导电类型的主体扩散区域。[0011 ] 主体扩散区域可以接触源极层的下表面。
[0012]在另一总体方面，提供了一种具有肖特基二极管的半导体装置，该半导体装置包括:按如下顺序布置的第一导电类型的外延层、第二导电类型的主体层、第一导电类型的源极层；栅极沟槽，从源极层延伸至外延层的一部分；第一主体沟槽和第二主体沟槽，以距栅极沟槽的预定距离形成并且从源极层延伸到半导体装置中，第一主体沟槽和第二主体沟槽具有不同的深度；以及第二导电类型的第一保护环，接触第一主体沟槽的外壁并且形成在外延层中。
[0013]栅极沟槽可以包括:栅极多晶硅，形成在栅极沟槽内，以及栅极绝缘层，围绕栅极多晶娃。
[0014]第一主体沟槽可以沿着垂直于源极层的上表面的方向从源极层延伸到外延层的一部分中，第二主体沟槽可以沿着垂直于源极层的上表面的方向从源极层延伸到主体层的一部分中。
[0015]保护环可以突出到外延层和主体层中。
[0016]所述半导体装置的总体方面还可以包括接触第二主体沟槽的外壁并且形成在主体层中的第二导电类型的第二保护环。
[0017]第一保护环和第二保护环的掺杂浓度可以等于主体层的掺杂浓度。
[0018]所述半导体装置的总体方面还可以包括形成在主体层中以接触第一主体沟槽和第二主体沟槽的外壁的第二导电类型的主体扩散区域。
[0019]主体扩散区域可以接触源极层的下表面。
[0020]所述半导体装置的总体方面还可以包括形成在主体层中并且接触第二主体沟槽的外壁的第二导电类型的第二保护环。
[0021]第一保护环和第二保护环的掺杂浓度可以与主体层的掺杂浓度相等。
[0022]主体扩散区域和第二保护环可以彼此合并。
[0023]在另一总体方面，提供一种具有肖特基二极管的半导体装置，该半导体装置可以包括:按如下顺序布置的第一导电类型的外延层、第二导电类型的主体层、第一导电类型的源极层；栅极沟槽，从源极层延伸至外延层的一部分；第一主体沟槽和第二主体沟槽，以距栅极沟槽的预定距离形成并且从源极层延伸到主体层的一部分；以及第二导电类型的第一保护环，形成在主体层中并且接触第一主体沟槽的外壁。
[0024]栅极沟槽可以包括:栅极多晶硅，形成在栅极沟槽内，以及栅极绝缘层，围绕栅极多晶娃。
[0025]第一主体沟槽和第二主体沟槽可以延伸至相同的深度。
[0026]所述半导体装置的总体方面还可以包括形成在主体层中并且接触第二主体沟槽的外壁的第二导电类型的第二保护环。
[0027]第一保护环和第二保护环的掺杂浓度可以与主体层的掺杂浓度相等。
[0028]第一主体沟槽和第二主体沟槽可以具有不同的深度。
[0029]所述半导体装置的总体方面还可以包括形成在主体层中并且接触第二主体沟槽的外壁的第二导电类型的第二保护环。
[0030]第一导电类型可以是N型，第二导电类型可以是P型。
[0031]在另一总体方面，提供一种用于制造半导体装置中的肖特基二极管的方法，所述半导体装置包括按如下顺序布置的第一导电类型的外延层、第二导电类型的主体层和第一导电类型的源极层、以及从源极层延伸至外延层的一部分的栅极沟槽该方法可以包括:(A)以距栅极沟槽的预定距离贯穿源极层蚀刻至第二深度；(B)将第二导电类型的离子离子注入到蚀刻部分的内部中；以及(C)通过贯穿第二导电类型的区域蚀刻至第三深度来形成主体沟槽。
[0032]所述方法的总体方面还可以包括:在蚀刻至第二深度(A)之前在半导体装置上形成蚀刻掩模，其中，蚀刻至第二深度(A)包括蚀刻通过蚀刻掩模暴露的区域。
[0033]第二深度的范围可以在从源极层的上表面起算的0.3微米和0.9微米之间。
[0034]离子注入(B)可以包括:以在I X 112个原子/cm2和4 X 113个原子/cm2之间的离子注入剂量注入离子。
[0035]所述方法的总体方面还可以包括:在离子注入(B)之后对半导体装置执行RTA工艺。
[0036]第三深度的范围可以在0.1微米和0.3微米之间。
[0037]通过蚀刻至第三深度形成主体沟槽(C)可以包括无图形蚀刻工艺。
[0038]蚀刻至第二深度(A)可以包括:(A-1)沿着垂直于源极层的上表面的方向从源极层的上表面蚀刻至第四深度；(A-2)将第二导电类型的离子离子注入到第四深度的蚀刻部分的内部中；以及(A-3)贯穿第二导电类型的区域蚀刻外延层的一部分至第五深度。
[0039]第四深度的范围可以在从源极层的上表面起算的0.2微米和0.3微米之间。
[0040]第二导电类型的离子的离子注入可以包括:以在5X 114个原子/cm2和IX 116个原子/cm2之间的离子注入剂量注入离子。
[0041]第五深度的范围可以在0.1微米和0.3微米之间。
[0042]蚀刻至第四深度(A-1)和蚀刻至第五深度(A-3)均可以包括无图形蚀刻工艺。
[0043]在另一总体方面，提供一种用于制造半导体装置中的肖特基二极管的方法，所述半导体装置包括按如下顺序布置的第一导电类型的外延层、第二导电类型的主体层和第一导电类型的源极层、以及从源极层延伸至外延层的一部分的栅极沟槽该方法可以包括:(A)以距栅极沟槽的预定距离贯穿源极层蚀刻第一区域和第二区域至第二深度；(B)对第二区域的蚀刻部分形成肖特基掩模；(C)对没有形成肖特基掩模的第一区域进一步蚀刻至第三深度；(D)将第二导电类型的离子离子注入到第一区域的进一步蚀刻的部分的内部中；以及(E)通过蚀刻第一区域和第二区域至第四深度形成主体沟槽。
[0044]所述方法的总体方面还可以包括:在蚀刻至第二深度(A)之前在半导体装置上形成蚀刻掩模，其中，蚀刻至第二深度包括蚀刻通过蚀刻掩模暴露的区域。
[0045]第二深度的范围可以在从源极层的上表面起算的0.1微米和0.3微米之间。
[0046]第三深度的范围可以在从源极层的上表面起算的0.3微米和0.9微米之间。
[0047]离子注入(D)可以包括:以在I X 112个原子/cm2和4 X 113个原子/cm2之间的离子注入剂量注入离子。
[0048]所述方法的总体方面还可以包括:在离子注入(D)之后对半导体装置执行RTA工艺。
[0049]第四深度的范围可以在0.1微米和0.2微米之间。
[0050]通过蚀刻至第三深度形成主体沟槽(E)可以包括无图形蚀刻工艺。
[0051]所述方法的总体方面还可以包括:(D2)在主体沟槽形成(E)之前将第二导电类型的杂质的离子离子注入到被蚀刻的第二区域中。
[0052]第一区域的离子注入(D)和第二区域的离子注入(D2)可以包括:以在I X 112个原子/cm2和4X 113个原子/cm2之间的离子注入剂量注入离子。
[0053]所述方法的总体方面还可以包括:(A2)在对第二区域形成肖特基掩模(B)之前将第二导电类型的离子离子注入到蚀刻至第二深度(A)的第一区域和第二区域的内部中。
[0054]所述方法的总体方面还可以包括:(D2)在形成主体沟槽(E)之前将第二导电类型的杂质的离子离子注入到被蚀刻的第二区域中。
[0055]第一区域和第二区域的离子注入(A2)和第二区域的离子注入(D2)可以包括:以在I X 112个原子/Cm2和4X 113个原子/cm2之间的离子注入剂量注入离子。
[0056]在另一总体方面，提供了一种用于制造半导体装置中的肖特基二极管的方法，所述半导体装置包括按如下顺序布置的第一导电类型的外延层、第二导电类型的主体层和第一导电类型的源极层、以及从源极层延伸至外延层的一部分的栅极沟槽该方法可以包括:(A)以距栅极沟槽的预定距离贯穿源极层蚀刻第一区域和第二区域至第二深度；(B)将第二导电类型的离子离子注入到第二深度的蚀刻部分的内部中；(C)对第二区域的蚀刻部分形成肖特基掩模；(D)贯穿离子注入有第二导电类型的离子的区域，将没有形成肖特基掩模的第一区域蚀刻至第三深度。
[0057]第二深度的范围可以在从源极层的上表面起算的0.3微米和0.4微米之间。
[0058]离子注入(B)可以包括:以在I X 113个原子/cm2和I X 114个原子/cm2之间的离子注入剂量注入离子。
[0059]第三深度的范围可以在从源极层的上表面起算的0.1微米和0.2微米之间。
[0060]第一导电类型可以是N型，第二导电类型可以是P型。
[0061]根据下面详的细描述、附图和权利要求，其他特征和方面可以是显而易见的。

【专利附图】

【附图说明】
[0062]图1和图2示出具有嵌入式肖特基二极管的半导体装置的示例。
[0063]图3至图6示出具有嵌入式肖特基二极管的半导体装置的另外的示例。
[0064]图7和图8示出根据另一个示例的具有嵌入式肖特基二极管的半导体装置。
[0065]图9A至图9D示出制造具有嵌入式肖特基二极管的半导体装置的方法的示例。
[0066]图1OA至图1OE示出制造具有嵌入式肖特基二极管的半导体装置的方法的另一个示例。
[0067]图1lA至图1lE示出制造具有嵌入式肖特基二极管的半导体装置的方法的另一个示例。
[0068]图12A至图12E示出制造具有嵌入式肖特基二极管的半导体装置的方法的另一个示例。
[0069]图13A至图13F示出制造具有嵌入式肖特基二极管的半导体装置的方法的另一个示例。
[0070]图14A至图14F示出制造具有嵌入式肖特基二极管的半导体装置的方法的另一个示例。
[0071]图15A至图1OT示出制造具有嵌入式肖特基二极管的半导体装置的方法的另一个示例。
[0072]通过附图和详细的描述，除非另有说明，否则相同的附图标记将被理解为指的是相同的元件、特征和结构。为了清楚、图解和方便起见，可能夸大了这些元件的相对尺寸和描绘。

【具体实施方式】
[0073]提供以下详细的描述以帮助读者获得对这里描述的方法、设备和/或系统的总体理解。因此，将向本领域的普通技术人员建议这里描述的系统、设备和/或方法的各种改变、修改和等同物。另外，为了增加清楚度和简洁度，可以省略对公知的功能和构造的描述。
[0074]虽然可以使用诸如“第一”或“第二”的表述以指不同的元件，但是这些元件不受该表述限制。使用该表述的目的仅为了将一个元件与其他元件区别开来。
[0075]在此使用该表述的目的仅是为了解释具体的示例而不是为了限制本公开的目的。除非另外说明，否则单数形式的表述包括复数含义。在整个说明中，使用“包括”或“具有”的表述仅为了指出存在在此描述的特性、个数、步骤、操作、元件、组件或它们的组合，而不排除存在或添加一个或多个其他的特性、个数、步骤、操作、元件、组件或这些的组合的可能性。
[0076]可以使用诸如“在……下面”、“在……之下”、“下”、“在……上面”、“上”等空间相对表述以方便描述一个装置或元件与其他装置或元件的关系。空间相对表述应该理解为包括在图中示出的方位，加上在使用或操作中的装置的其他方位。例如，一个装置被解释为位于“在”另一装置“下面”或“在”另一装置“之下”，也可以放置“在”所述另一个装置“上面”或者放置在所述另一个装置“上”。即，由于使用“在……下面”或“在……之下”仅为了提供示例，该表述也可以包括上下两个方位。此外，所述装置可以取向至其他方位，因此，空间相对表述的解释基于该取向。
[0077]此外，如这里使用的诸如“第一导电类型”和“第二导电类型”的表述可以指彼此相反的导电类型(诸如η型或P型)，并且在此解释且示出的示例包括其互补的示例。在下文中，对示例进行了解释，其中，第一导电类型是N型并且第二导电类型是P型。
[0078]因此，下面参照所附的附图详细地说明本发明的实施例。
[0079]图1和图2示出具有嵌入式肖特基二极管的半导体装置的示例。
[0080]参照图1，根据这个示例的具有嵌入式肖特基二极管的半导体装置包括N型外延层20、堆叠在N型外延层20的上部上的P型主体层30、堆叠在P型主体层30的上部上的N+型源极层40、从N+型源极层40延伸到N型外延层20的一部分的栅极沟槽50、形成在离栅极沟槽50的左边和后边预定的距离处并且从源极层40延伸到外延层20的一部分的主体沟槽60以及形成在与主体沟槽60的外壁邻接的外延层20中的P型保护环70。
[0081]根据这个示例的半导体装置包括高离子注入剂量的N+型基底10和低浓度的N型外延层(下文中称作“外延层”)，其中，N型外延层在N+型基底10的上部形成有预定的厚度。此外，P型主体层30堆叠在外延层20的上部上，并且N+型源极层40继而堆叠在主体层30的上部上。
[0082]此外，半导体装置包括形成在半导体基底10中并且垂直地从N+型源极层40的表面延伸到N型外延层20部分中预定深度的栅极沟槽50和主体沟槽60，如图1所示。栅极沟槽50从源极层40延伸到N型外延层20中达源极层40第一深度，主体沟槽60从源极层40延伸到N型外延层20中源极层40达第二深度，栅极沟槽50和主体沟槽60彼此之间有预定的距离。第一深度和第二深度可以是相同的，或可选择地，第一深度可以比第二深度小。此外，将主体沟槽60放置在栅极沟槽50的左边和右边。因此，栅极沟槽50和主体沟槽60之间的区域(S卩，平台)的宽度相等或者几乎相等。
[0083]根据半导体装置的示例，栅极沟槽50包括栅极多晶硅51和栅极绝缘层52。栅极多晶娃51电连接到分离的栅极金属(未不出)。此外，栅极多晶娃51可以掺杂有例如N型或P型杂质。
[0084]此外，层间绝缘层53形成在栅极沟槽50上。因此，栅极多晶硅51和形成在主体沟槽60上的源极金属64彼此不短路。
[0085]根据另一个示例，主体沟槽60可以形成为图1中所示的矩形沟槽结构。当然，根据本公开的半导体装置不限于以上示例。例如，主体沟槽60可以具有弯曲的下端。
[0086]根据半导体装置的示例，P型保护环70形成在与主体沟槽60的外壁接触的外延层20中。例如，P型保护环70可以形成为包括外延层和主体层的部分区域在内。P型保护环70形成在主体沟槽60的边缘接触外延层20的区域处，以起到防止在边缘区域处可能发生的击穿效应的作用。此时，保护环70通过减小形成在边缘区域处的耗尽层的曲度和电场的幅度来改善肖特基二极管的击穿电压。因此，可以形成具有嵌入式肖特基二极管的半导体装置来实现快速的开关特性，并且还控制大电流。
[0087]在半导体装置的一个示例中，P型保护环70可以以与P型主体层30相同的离子注入剂量来掺杂。例如，可以以与P型主体层30相同的离子注入剂量对P型保护环70掺杂P型杂质离子，以改善肖特基二极管的击穿电压。此外，由于P型保护环70的掺杂浓度不同于下面将描述的主体扩散区域80的掺杂浓度，所以可以独立于主体扩散区域80的扩散来控制P型保护环70。
[0088]另外，根据一个示例的半导体装置包括沿着主体沟道60的内壁的阻挡金属63。阻挡金属63形成在低浓度N型外延层20、P型主体层30和高浓度N+型源极层40中。阻挡金属63和N型外延层20之间基本构造了肖特基接触并且也形成硅化物。
[0089]如上所述，在半导体装置的示例中，因为阻挡金属63基本上肖特基-接触到N型外延层20，所以在接触区域可以自然形成肖特基二极管。阻挡金属63起肖特基金属层的作用。因此，例如，在阻挡金属63和N型外延层20之间形成金属-半导体结。当然，P型主体层30和N型外延层20构造了 PN结二极管。因此，根据这个示例的半导体装置中不仅包括PN结二极管，也包括肖特基二极管。阻挡金属63可以是从Co、Ta、Mo、T1、Pt、W、N1、TiN中选择的任意一种，但是用于阻挡金属63的材料不限于这些示例。
[0090]另外，源极金属64可以通过沉积在主体沟槽60的内部形成在阻挡金属63上。源极金属可以是AlCu合金(通常铝中铜含量0.5%至1.5%)、纯Cu组合物、W或Al，但是源极金属不限于这些示例。
[0091]参照图2，根据半导体装置的另一个示例，半导体装置另外可以包括形成在P型主体层30与主体沟槽60的外壁接触的区域中的高浓度P+型主体扩散区域80。P型主体扩散区域80可以沿着N+型源极层40的下表面形成。
[0092]P+型主体扩散区域80 (也被称作P+主体接触扩散)具有增加包括N+源极、P型主体和N型外延层的NPN寄生双极晶体管的基区的掺杂浓度的作用，因此防止了寄生双极晶体管的操作。另外，P+型主体扩散区域80具有防止“穿通”现象的作用，其中，“穿通”现象指的是源区和漏区的耗尽区域的合并。因为P+型主体扩散区域80形成在P型主体层30区域中，以接触N+型源极层的下端，因此，加强了整体沟槽尺寸。所以，防止了穿通现象。
[0093]在这里将不详细描述其他元件，因为它们的描述与上面参照图1中示出的半导体装置描述的元件的描述基本相同。因此，通过参照以上对图1的描述可以获得对这些元件的描述。
[0094]图3至图6示出具有嵌入式肖特基二极管的半导体装置的另外的示例。
[0095]参照图3，根据本公开的一个示例的具有嵌入式肖特基二极管的半导体装置包括:形成在高浓度N+型基底10的上部上的N型外延层20、堆叠在N型外延层20的上部上的P型主体层30、堆叠在P型主体层30的上部上的高浓度N+型源极层40、从N+型源极层40垂直地延伸到N型外延层20的一部分至第一深度的栅极沟槽50、从N+源极层40垂直地延伸至彼此不同深度的第一主体沟槽61和第二主体沟槽62以及形成在N型外延层20中以接触第一主体沟槽61的外壁的第一保护环71。
[0096]与在图1中示出的示例不同，形成在栅极沟槽50的左边和右边的第一主体沟槽61和第二主体沟槽62具有不同的深度。参照图3，形成在栅极沟槽50的左边的主体沟槽被称作“第一主体沟槽61”，而形成在栅极沟槽50的右边的主体沟槽被称作“第二主体沟槽62”。然而，本公开不只限于这些示例。
[0097]参照图3，第一主体沟槽61从N+型源极层40延伸到N型外延层20的一部分中。第一主体沟槽61的深度(即，第二深度)可以小于栅极沟槽50的深度。相反，第二主体沟槽62从N+型源极层40延伸到P型主体层30的一部分中并且具有比第一主体沟槽61的深度小的深度。
[0098]另外，第一 P型保护环71可以以接触第一主体沟槽61的外壁的形式形成在外延层20的一部分处。第一 P型保护环71可以包括N型外延层20和P型主体层30的一部分。在一个示例中，第一 P型保护环71可以以与P型主体层30的杂质的离子注入剂量相同的离子注入剂量进行掺杂。
[0099]第二主体沟槽62从N+型源极层40的下表面延伸到P型主体层30的一部分。因为第二主体沟槽62没有直接接触N型外延层20，所以没有与N型外延层20形成肖特基接触。然而，根据P型主体层30在第二主体沟槽62的下表面上的厚度，第二主体沟槽62可以像肖特基二极管一样操作。
[0100]第二主体沟槽62在外壁上可以不具有如图3中所示的单独的P型保护环，或者在外壁上可以具有如图4中所示的第二 P型保护环72。例如，第二 P型保护环72可以以与P型主体层30中的杂质相同的离子注入剂量来掺杂。
[0101]此外，根据另一个示例，半导体装置可以另外包括形成在主体层30内的与第一主体沟槽61和第二主体沟槽62的外壁接触的高浓度P+型主体扩散区域80，如图5所示。例如，P+型主体扩散区域80可以形成为接触N+型源极层40的下表面。为了简洁起见，将省略与半导体装置的其他特征有关的信息。上面参照图1中所示的半导体装置解释了其它特征的细节。
[0102]此外，参照图6，根据另一个示例的半导体装置可以包括高浓度P+型主体扩散区域80以及第一 P型保护环71和第二 P型保护环72。形成在第一主体沟槽61的外壁中的P+型主体扩散区域80和第二 P型保护环72可以彼此结合，如图6中所示。
[0103]图7和图8示出具有嵌入式肖特基二极管的半导体装置的另外的示例。
[0104]参照图7，根据一个示例的具有嵌入式肖特基二极管的半导体装置包括:形成在高浓度N+型基底10的上部上的N型外延层20、堆叠在N型外延层20的上部上的P型主体层30、堆叠在P型主体层30的上部上的高浓度N+型源极层40、从N+型源极层40延伸到N型外延层20的一部分至第一深度的栅极沟槽50、形成为距栅极沟槽50的左边和右边预定的距离并且从N+型源极层40垂直地延伸到P型主体层30的一部分的第一主体沟槽61和第二主体沟槽62以及接触第一主体沟槽61的外壁并且形成在P型主体层30中的第一P型保护环71。
[0105]与在图1至图6中所示不同，根据在图7和图8中所示的示例，第一主体沟槽61和第二主体沟槽62从N+型源极层40仅延伸到P型主体层30。可以形成第一主体沟槽61以使它的下表面在N型外延层20的上表面附近的距离，在这种情况下第一主体沟槽61可以像肖特基二极管一样操作。
[0106]参照图7，在半导体装置的一个示例中，第一主体沟槽61和第二主体沟槽62可以形成为具有相同的深度，并且第一 P型保护环71可以形成在P型主体层30中以接触第一主体沟槽61的外壁，第二 P型保护环72可以形成在P型主体层30中以接触第二主体沟槽62的外壁。在这个示例中，第一 P型保护环71和第二 P型保护环72可以以与P型主体层30的杂质浓度相同的浓度掺杂。
[0107]可选择地，参照图8，根据半导体装置的另一个示例，第一主体沟槽61和第二主体沟槽62可以形成为具有不同的深度。例如，第二 P型保护环72可以形成在第二主体沟槽62的下表面处，其中，第二主体沟槽62形成为具有比第一主体沟槽61的深度小的深度。
[0108]图9A至图9D示出具有嵌入式肖特基二极管的半导体装置的制造方法的示例。
[0109]首先，参照图9A，在高浓度N+型基底10上，按顺序堆叠N型外延层20、P型主体层30和高浓度N+型源极层40。为了形成位于远离栅极沟槽50预定的距离并且垂直地延伸到N型外延层20的一部分的沟槽结构，将具有栅极沟槽50的半导体装置蚀刻至第二深度，其中，栅极沟槽50从N+型源极层40垂直地延伸到N型外延层20的一部分至第一深度。
[0110]参照图9A，N型外延层20、P型主体层30和高浓度N+型源极层40按顺序堆叠在高浓度N+型基底10上。在具有从N+型源极层40延伸到N型外延层20的一部分的栅极沟槽50的半导体装置上沉积氧化物层100。在氧化物层100上形成蚀刻掩模，从而在将被蚀刻的区域处存在开口。因此，可以在不蚀刻其他区域的情况下对蚀刻掩模的暴露区域进行蚀刻。在一个示例中，独立于对氧化物层100的蚀刻，可以将半导体装置蚀刻至第二深度。
[0111]在形成半导体装置的方法的一个示例中，第二深度可以在0.3微米和0.9微米之间的范围。然而，第二深度是从源极层的上表面开始并且贯穿半导体装置的主体层30延伸的深度的示例。换句话说，如果可以确保蚀刻部分贯穿半导体装置的主体层30延伸，则可以适用任何其它的深度。
[0112]此后，参照图9B，将P型杂质离子注入到蚀刻的主体扩散区域中，以形成P型杂质区域73。
[0113]在所述方法的一个示例中，可以利用源自BF2*Bn的离子形成P型杂质区域73。P型杂质的注入倾斜角度可以是O度。例如，P型杂质的离子注入剂量可以在I X 112个原子/cm2和4X 113个原子/cm2之间的范围。此外，在注入P型杂质后执行快速热退火(RTA)工艺，从而在使扩散最小化的同时去除由于离子注入引起的缺陷并且还激活掺杂剂。此后，参照图9C，将离子注入的P型掺杂区域73蚀刻至第三深度，以形成主体沟槽60。在可以确保将P型杂质区域73去除的范围内，可以合适地确定第三深度。例如，第三深度可以在0.1微米和0.3微米之间。
[0114]可以应用不需要单独掩模的无图形蚀刻(blanket etching)工艺来蚀刻至第三深度。因为普通的蚀刻工艺具有选择性，所以如果氧化物层100和半导体装置具有彼此不同的性质，则在不需要单独掩模的情况下能够蚀刻半导体装置而没有蚀刻沉积在其上的氧化物层100。
[0115]此后，参照图9D，可以在主体沟槽60内形成阻挡金属63，并且可以在阻挡金属63上形成源极金属64。根据一个示例，阻挡金属63可以是Co、Ta、Mo、T1、Pt、W、Ni或TiN，源极金属64可以是T1、TiN或W。
[0116]图1OA至图1OE示出制造具有嵌入式肖特基二极管的半导体装置的方法的示例。
[0117]参照图10A，在高浓度N+型基底10上按顺序堆叠N型外延层20、P型主体层30和高浓度N+型源极层40。对其中栅极沟槽50从N+型源极层40垂直地延伸到N型外延层20的一部分至第一深度的半导体装置执行蚀刻至第四深度，以形成沟槽结构。沟槽结构位于远离栅极沟槽50预定的距离，并且沿垂直于N+型源极层40的表面的方向从N+型源极层40延伸。例如，氧化物层100可以沉积在半导体装置上，并且在氧化物层100上形成用于将被蚀刻的区域的开口，以对蚀刻掩模的暴露区域进行蚀刻。根据制造半导体装置的方法的示例，独立于对氧化物层100的蚀刻，可以将半导体装置蚀刻至第四深度。
[0118]在所述方法的一个示例中，第四深度可以在0.2微米和0.3微米之间的范围。然而，第四深度是从N+型源极层的表面开始并且贯穿半导体装置的N+型源极层40延伸的深度的示例。换句话说，如果可以确保蚀刻部分贯穿半导体装置的N+型源极层40延伸，则可以适用任何其它的深度。
[0119]此后，参照图10B，将高浓度P+型杂质离子注入到蚀刻步骤的蚀刻部分中，以形成P+型杂质区域81。
[0120]在所述方法的一个示例中，高浓度P+型杂质可是由BF2等获取。例如，高浓度P+型杂质的离子注入剂量可以在5X 114个原子/cm2和I X 116个原子/cm2之间的范围。此夕卜，在注入高浓度P+型杂质之后，在氮气环境中以900°C?1050°C执行RTA工艺10秒至30秒，以在使扩散最小化的同时去除由于离子注入导致的缺陷并且还激活掺杂剂。此后，参照图10C，将离子注入的高浓度P+型杂质区域81垂直地蚀刻至第五深度。第五深度可以在0.1微米和0.5微米之间的范围。
[0121]可以执行不需要单独掩模的无图形蚀刻工艺以实现至第五深度的蚀刻。
[0122]因为普通的蚀刻工艺具有选择性，如果氧化物层100和半导体装置具有彼此不同的性质，则在不需要单独掩模的情况下能够蚀刻半导体装置而没有蚀刻沉积在其上的氧化物层100。
[0123]此外，将P型杂质离子注入到蚀刻区域中，以形成P型杂质区域73。在一个示例中，P型杂质离子可以是BF2离子或B11离子。即，P型杂质区域73可以利用BF2或B11来形成。P型杂质的倾斜角度可以是O。例如，P型杂质的离子注入剂量可以是IXlO12个原子/cm2和4X 113个原子/cm2之间的范围。此外，在注入P型杂质之后执行RTA工艺，以在使扩散最小化的同时去除由于离子注入导致的缺陷并且还激活掺杂剂。此后，参照图10D，将离子注入的P型杂质区域73蚀刻至第三深度，从而形成主体沟槽60。第三深度可以被合适地确定在可以确保将P型杂质区域73去除的范围内。例如，第三深度可以在0.1微米和
0.3微米之间。
[0124]此外，可以应用不需要单独使用掩模的无图形蚀刻工艺，以蚀刻至第五深度。因为氧化物层100和半导体装置由彼此不同性质的材料形成，所以通过应用在不需要单独掩模的情况下仅蚀刻半导体装置的方法，能够仅蚀刻未沉积氧化物层100的半导体装置区域。
[0125]此后，参照图10E，可以在主体沟槽60内形成阻挡金属63，并且可以在阻挡金属63上形成源极金属64。在一个示例方法中，阻挡金属63可以是Co、Mo、T1、Pt、W、N1、TaN或TiN，源极金属64可以是Ti或W。
[0126]图1lA至图1lE示出用来制造具有嵌入式肖特基二极管的半导体装置的方法的另一个示例。
[0127]由于在图1lA中示出的工艺与在图1OA中示出的工艺相同，所以为了简洁起见省略了其详细的描述。
[0128]在图1lA的工艺之后，参照图11B，相对于作为蚀刻步骤的蚀刻区域的一部分的第二区域形成肖特基掩模200。因此，仅对于没有形成肖特基掩模200的第一区域执行蚀刻。
[0129]此后，将第一区域垂直地蚀刻至第三深度。第三深度可以适当地确定在可以确保从N+型源极层40的上表面开始蚀刻并且贯穿P型主体层30延伸的范围内。例如，第三深度可以在0.3微米和0.9微米之间。
[0130]此后，参照图11C，将P型杂质离子注入到第一区域中，以形成P型杂质区域73。在所述方法的一个示例中，P型杂质离子可以是BF2离子或B11离子。即，P型杂质区域73可以利用BF2或B11作为杂质源来形成。在一个示例中，P型杂质的离子注入剂量可以为IXlO12个原子/cm2和4X 113个原子/cm2之间的范围。此外，在注入P型杂质之后执行RTA工艺，以在使扩散最小化的同时去除由于离子注入导致的缺陷并且还激活掺杂剂。
[0131]此后，参照图11D，从半导体装置中去除肖特基掩模200，并且蚀刻第一区域和第二区域至第四深度，以形成第一主体沟槽61和第二主体沟槽62。可以将第四深度确定在能够确保将注入到第一区域中的P型杂质区域73去除的范围内，同时将第二区域也蚀刻至第四深度。第四深度可以为0.1微米和0.3微米之间的范围。
[0132]此外，可以应用不需要单独掩模的无图形蚀刻来蚀刻至第五深度。
[0133]因为普通的蚀刻工艺具有选择性，所以如果氧化物层100和半导体装置具有彼此不同的性质，则在不需要单独掩模的情况下能够蚀刻半导体装置而没有蚀刻沉积在其上的氧化物层100。
[0134]此后，参照图11E，可以在第一主体沟槽61和第二主体沟槽62内形成阻挡金属63,并且可以在阻挡金属63上形成源极金属64。在上面描述的示例中，阻挡金属可以是Co、Ta、TaN、Mo、T1、Pt、W、Ni 或 TiN，源极金属 64 可以是 Ti 或 W。
[0135]图12A至图12E示出用来制造具有嵌入式肖特基二极管的半导体装置的方法的另一个示例。
[0136]由于在图12A和图12B中示出的工艺与在图1lA和图1lB中示出的工艺相同，为了简洁起见，将省略其详细的描述。
[0137]此后，参照图12C，去除肖特基掩模200，并将P型杂质离子注入到第一区域和第二区域中，以形成P型杂质区域。在所述方法的一个示例中，P型杂质离子可以是BF2离子或B11离子。P型杂质的离子注入剂量可以为I X 112个原子/cm2和4X 113个原子/cm2之间的范围。此外，注入P型杂质之后执行RTA工艺，以在使扩散最小化的同时去除由于离子注入导致的缺陷并且还激活掺杂剂。
[0138]此后，参照图12D，将第一区域和第二区域蚀刻至第四深度，以形成第一主体沟槽61和第二主体沟槽62。可以将第四深度确定在能够确保将注入到第一区域中的P型杂质区域73去除的范围内，同时将第二区域也蚀刻至第四深度。第四深度可以为0.1微米和0.2微米之间的范围。
[0139]此外，可以应用不需要单独掩模的无图形蚀刻工艺来蚀刻至第五深度。
[0140]因为普通的蚀刻工艺具有选择性，所以如果氧化物层100和半导体装置具有彼此不同的性质，则在不需要用于蚀刻的单独掩模的情况下能够蚀刻半导体装置而没有蚀刻沉积在其上的氧化物层100。
[0141]此后，参照图12E，可以在第一主体沟槽61和第二主体沟槽62内形成阻挡金属63。可以在阻挡金属63上形成源极金属64。在所述方法的一个不例中，阻挡金属63可以是 Co、Ta、TaN、Mo、T1、Pt、W、Ni 或 TiN，源极金属 64 可以是 Ti 或 W。
[0142]图13A至图13F示出用来制造具有嵌入式肖特基二极管的半导体装置的方法的另一个示例。
[0143]由于在图13A中示出的工艺与在图1lA中示出的工艺相同，为了简洁起见，将省略其详细的描述。
[0144]在图13A中示出的工艺之后，参照图13B，将P+型杂质离子注入到蚀刻区域中，以形成高浓度P+型杂质区域81。在所述方法的一个示例中，高浓度P+型杂质可以利用BF2等获取。高浓度P+型杂质的离子注入剂量可以在5X 114个原子/cm2和I X 116个原子/cm2之间的范围。此外，在注入高浓度P+型杂质之后，在900°C?1050°C执行RTA工艺10秒至30秒，以在使扩散最小化的同时去除由于离子注入导致的缺陷并且还激活掺杂剂。
[0145]参照图13C，对于作为蚀刻步骤的蚀刻区域的一部分的第二区域形成肖特基掩模200。因此，仅对没有形成肖特基掩模200的第一区域执行蚀刻。
[0146]此后，将第一区域垂直地蚀刻至第三深度。可以将第三深度适当地确定在可以确保将浓度P+型杂质区域(体扩散区域81)和P型主体层30去除的范围内。例如，第三深度可以是0.3微米和0.9微米之间的范围。
[0147]此后，参照图13D，将P型杂质离子注入到第一区域中，以形成P型杂质区域73。在所述方法的一个示例中，P型杂质离子源可以是BF2A11等。P型杂质区域73可以利用范围在I X 112个原子/cm2和4 X 113个原子/cm2之间的离子注入剂量形成。此外，在注入P型杂质之后可以执行RTA工艺，以在使扩散最小化的同时去除由于离子注入导致的缺陷并且还激活掺杂剂。此后，参照图13E，从半导体装置中去除肖特基掩模200，并且蚀刻第一区域和第二区域至第四深度，以形成第一主体沟槽61和第二主体沟槽62。可以将第四深度确定在可以确保将注入到第一区域中的P型杂质区域73去除的范围内。例如，第四深度可以为
0.1微米和0.3微米之间的范围。
[0148]此外，可以应用不需要单独掩模的无图形蚀刻工艺来蚀刻至第五深度。
[0149]因为普通的蚀刻工艺具有选择性，所以如果氧化物层100和半导体装置具有彼此不同的性质，则在不需要单独掩模的情况下能够蚀刻半导体装置而没有蚀刻沉积在其上的氧化物层100。
[0150]此后，参照图13F，可以在第一主体沟槽61和第二主体沟槽62内形成阻挡金属63,并且可以在阻挡金属63上形成源极金属64。在所述方法的一个不例中，阻挡金属63可以是Co、Ta、TaN、Mo、T1、Pt、W、Ni或TiN，源极金属64可以是Ti或W。
[0151]图14A至图14F示出用来制造具有嵌入式肖特基二极管的半导体装置的方法的另一个示例。
[0152]由于在图14A至图14C中示出的工艺与在图13A至图13C中示出的工艺相同，为了简洁起见，将省略其详细的描述。
[0153]在图14A至图14C中示出的工艺之后，参照图14D，去除肖特基掩模200，并将P型杂质离子注入到第一区域和第二区域中，以形成P型杂质区域73。在所述方法的一个示例中，P型杂质离子源可以是BF2 *Bn。例如，P型杂质的离子注入剂量可以在I X 112个原子/cm2和4X 113个原子/cm2之间的范围。此外，注入P型杂质之后执行RTA工艺，以在使扩散最小化的同时去除由于离子注入导致的缺陷并且还激活掺杂剂。此后，参照图14E，将第一区域和第二区域蚀刻至第四深度，以形成第一主体沟槽61和第二主体沟槽62。可以将第四深度确定在可以确保将注入到第一区域中的P型杂质区域73去除的范围内。例如，第四深度可以在0.1微米和0.3微米之间的范围。
[0154]此外，可以应用不需要单独掩模的无图形蚀刻工艺来蚀刻至第五深度。
[0155]因为普通的蚀刻工艺具有选择性，所以如果氧化物层100和半导体装置具有彼此不同的性质，则在不需要用来蚀刻的分离掩模的情况下能够蚀刻半导体装置而没有蚀刻沉积在其上的氧化物层100。
[0156]此外，高浓度P+型杂质区域81 (主体扩散区域)和P型杂质区域73 (保护环)可以在第二主体沟槽62的外壁上彼此合并。
[0157]此后，参考图14F，可以在第一主体沟槽61和第二主体沟槽62内形成阻挡金属63,并且可以在阻挡金属63上形成源极金属64。在所述方法的一个不例中，阻挡金属63可以是Co、Ta、TaN、Mo、T1、Pt、W、Ni或TiN，源极金属64可以是Ti或W。
[0158]图15A至图MD示出用来制造具有嵌入式肖特基二极管的半导体装置的方法的另一个示例。
[0159]首先，参照图15A，N型外延层20、P型主体层30和高浓度N+型源极层40按顺序堆叠在高浓度N+型基底10上。对栅极沟槽50从N+型源极层40垂直地延伸到N型外延层20的一部分至第一深度的半导体装置执行蚀刻至第二深度，以形成位于远离栅极沟槽50预定距离并且从N+型源极层40垂直延伸的沟槽结构。例如，N型外延层20、P型主体层30和高浓度N+型源极层40按顺序堆叠在高浓度N+型基底10上。氧化物层100沉积在具有从N+型源极层40延伸到N型外延层20的一部分的栅极沟槽50的半导体装置上。在氧化物层100上形成具有在将被蚀刻区域处的开口的蚀刻掩模，以对蚀刻掩模的暴露区域进行蚀刻。根据所述方法的示例，独立于对氧化物层100的蚀刻，可以将半导体装置蚀刻至第二深度。
[0160]在一个示例方法中，第二深度可以在0.3微米和0.4微米之间的范围。此外，如此确定第二深度，以确保蚀刻部分从半导体装置的N+型源极层40的表面开始并且贯穿N+型源极层40延伸。可以如此确定第二深度以达到N+型源极层的部分区域之下。此外，可以如此确定第二深度，使得蚀刻部分贯穿半导体装置的N+型源极层40延伸并且在N+型源极层40下方限定预定的保留区域。
[0161]此后，参照图15B，将P型杂质离子注入到蚀刻步骤的蚀刻部分中，以形成P型杂质区域73。在所述方法的一个示例中，P型杂质离子源可以是F2*Bn。用来形成P型杂质的离子注入剂量可以在X 113个原子/cm2和I X 114个原子/cm2之间的范围。P型杂质的离子注入剂量可以比在图9至图13中示出的实施例中的离子注入剂量大。此外，在注入P型杂质之后执行RTA工艺，以在使扩散最小化的同时去除由于离子注入导致的缺陷并且还激活掺杂剂。此后，参照图15C，相对于作为蚀刻区域的一部分的第二区域形成肖特基掩模200。因此，仅对没有形成肖特基掩模200的第一区域执行蚀刻。
[0162]此后，将第一区域垂直地蚀刻至第三深度。如此确定第三深度以确保蚀刻部分贯穿注入到第一区域中的P型杂质区域73延伸。例如，第三深度可以在0.1微米和0.2微米之间的范围。
[0163]当如上描述形成第一主体沟槽61时，第一主体沟槽61的下表面可以在N型外延层20的上表面的附近的距离处，从而利用P型杂质区域73能够实现与肖特基二极管的操作相似的操作。
[0164]此后，参照图15D，可以在第一主体沟槽61和第二主体沟槽62内形成阻挡金属63,并且可以在阻挡金属63上形成源极金属64。在一个不例中，阻挡金属63可以是Co、Ta、TaN、Mo、T1、Pt、W、Ni或TiN，源极金属64可以是Ti或W。
[0165]根据上面描述的方法，可以比在传统的技术中需要更少的掩模工艺来制造具有嵌入式肖特基二极管的半导体装置。由于减少了掩模工艺的数量，所以可以减少总体制造工艺的制造成本。
[0166]上面描述了半导体装置和其制造方法的示例。根据一些示例，肖特基二极管结构被嵌入在开关MOSFET的有源区中，而不需要单独的、另外的空间。
[0167]还描述了包括在肖特基二极管的外部区域处具有保护环的嵌入式肖特基二极管的半导体装置及其制造方法的示例。
[0168]上面还描述了具有嵌入式肖特基二极管的半导体装置及其制造方法的示例，其中，将保护环设置在肖特基二极管的外部区域上，以使电流损耗最小化。
[0169]上面还描述了具有嵌入式肖特基二极管的半导体装置，其包括:形成在基底的上部上的第一导电类型的外延层、堆叠在外延层的上部上的第二导电类型的主体层、堆叠在主体层的上部上的第一导电类型的源极层、从源极层垂直地延伸到外延层的一部分的栅极沟槽、在距栅极沟槽的左边和右边的预定距离形成并且从源极层垂直地延伸到外延层的一部分的主体沟槽、以及接触主体沟槽的外壁并且形成在外延层中的第二导电类型的保护环。
[0170]半导体装置可以另外包括形成在主体层的区域中以接触主体沟槽的外壁的第二导电类型的主体扩散区域。
[0171]上面还描述了具有嵌入式肖特基二极管的半导体装置的示例，其可以包括:形成在基底的上部上的第一导电类型的外延层、堆叠在外延层的上部上的第二导电类型的主体层、堆叠在主体层的上部上的第一导电类型的源极层、从源极层垂直地延伸到外延层的一部分的栅极沟槽、在距栅极沟槽的左边和右边的预定距离形成并且从源极层垂直地延伸至彼此不同的深度的第一主体沟槽和第二主体沟槽、以及接触第一主体沟槽的外壁并且形成在外延层中的第二导电类型的第一保护环。
[0172]所述半导体装置可以另外包括接触第二主体沟槽的外壁并且形成在主体层中的第二导电类型的第二保护环。
[0173]此外，所述半导体装置可以另外包括形成在主体层的区域中以接触第一主体沟槽和第二主体沟槽的外壁的第二导电类型的主体扩散区域。
[0174]上面还描述了具有嵌入式肖特基二极管的半导体装置的示例，其可以包括:形成在基底的上部上的第一导电类型的外延层、堆叠在外延层的上部上的第二导电类型的主体层、堆叠在主体层的上部上的第一导电类型的源极层、从源极层垂直地延伸到外延层的一部分的栅极沟槽、在距栅极沟槽的左边和右边的预定距离形成并且从源极层垂直地彼此延伸到主体层的一部分的第一主体沟槽和第二主体沟槽、以及形成在主体层中以接触第一主体沟槽的外壁的第二导电类型的第一保护环。
[0175]第一主体沟槽和第二主体沟槽可以延伸至相同的深度。
[0176]所述半导体装置可以另外包括形成在主体层中以接触第二主体沟槽的外壁的第二导电类型的第二保护环。
[0177]第一主体沟槽和第二主体沟槽可以延伸至不同的深度。
[0178]所述半导体装置可以另外包括形成在主体层中以接触第二主体沟槽的下壁的第二导电类型的第二保护环。
[0179]上面还描述了用来制造嵌入在半导体装置中的肖特基二极管的方法的示例，所述半导体装置可以包括顺序地堆叠在基底上的第一导电类型的外延层、第二导电类型的主体层和高浓度的第一导电类型的源极层、以及从源极层垂直地延伸到外延层的一部分至第一深度的栅极沟槽，所述方法可以包括=(A)在距栅极沟槽的预定距离并且从源极层到外延层的一部分垂直地蚀刻至第二深度；(B)将第二导电类型的杂质离子注入到在步骤(A)蚀刻的内部中；以及(C)通过贯穿第二导电类型的杂质蚀刻至第三深度形成主体沟槽。
[0180]步骤(A)可以包括:(A-1)从源极层的表面垂直地蚀刻至第四深度；(A-2)将第二导电类型的杂质离子注入到在步骤(A-1)蚀刻的内部中；以及(A-3)贯穿在步骤(A-2)注入的杂质至外延层的一部分蚀刻至第五深度。
[0181]上面还描述了用来制造嵌入在半导体装置中的肖特基二极管的方法的示例，所述半导体装置可以包括顺序地堆叠在基底上的第一导电类型的外延层、第二导电类型的主体层和第一导电类型的源极层、以及设置从源极层垂直地延伸到外延层的一部分的栅极沟槽，所述方法可以包括:(A)在距栅极沟槽的左侧和右侧的预定距离并且从源极层垂直蚀刻至第二深度；(B)相对于第二区域(即，在步骤(A)处蚀刻的区域的一部分)形成肖特基掩模；以及(C)对没有形成肖特基掩模的第一区域垂直地蚀刻至第三深度；(D)将第二导电类型的杂质离子注入到在步骤(C)蚀刻的内部中；以及(E)通过将第一区域和第二区域蚀刻至第四深度形成主体沟槽。
[0182]在步骤(E)之前，所述方法可以另外包括:步骤(D2)，将第二导电类型的杂质离子注入到被蚀刻的第二区域中。
[0183]在步骤(B)之前，所述方法可以另外包括:步骤(A2)，将第二导电类型的杂质离子注入到在步骤(A)蚀刻的内部中。
[0184]在步骤(E)之前，所述方法可以另外包括:步骤(D2)，将第二导电类型的杂质离子注入到被蚀刻的第二区域中。
[0185]上面还描述了用来制造嵌入在半导体装置中的肖特基二极管的方法的示例，所述半导体装置可以包括顺序地堆叠在基底上的第一导电类型的外延层、第二导电类型的主体层和第一导电类型的源极层、以及从源极层垂直地延伸到外延层的一部分的栅极沟槽，所述方法可以包括:(A)在距栅极沟槽预定的距离并且从源极层垂直蚀刻直至第二深度；(B)将第二导电类型的杂质离子注入到在步骤(A)蚀刻的内部中；(C)相对于作为在步骤(A)蚀刻的区域的一部分的第二区域形成肖特基掩模；以及(D)蚀刻没有形成肖特基掩模的第一区域以贯穿第二导电类型的杂质至第三深度。
[0186]根据一个示例，具有嵌入式肖特基二极管的半导体装置及其制造方法提供诸如降低了装置成本并且也减小了寄生电感的优势，因为肖特基二极管形成在主体扩散区域而不需要单独的空间。
[0187]此外，根据一个示例，具有嵌入式肖特基二极管的半导体装置及其制造方法提供了大电流控制的优势，由于保护环设置在主体层区域(即，肖特基二极管的外部区域)处，因此实现了快速的开关特性并且减小了电流损耗。
[0188]应理解的是，本公开的特征可以以不同的形式来实施，并且不应该被理解为受限于这里阐述的示例。相反，提供这些示例使得本公开将是彻底的且完整的，并且将把本公开的范围完整地传达给本领域的技术人员。附图未必是按比例绘出的，在一些情况下，为了清楚地示出示例的特征而会夸大比例。当第一层被称作为“在”第二层“上”或者“在”基底“上”时，其不仅可以指第一层直接形成在第二层或者基底上的情况，而且也可以指在第一层和第二层或基底之间存在第三层的情况。
[0189]上面描述了多个示例。然而，将理解的是可以做出各种修改。例如，如果以不同的顺序执行所描述的技术，和/或如果描述的系统、结构、装置或电路中的组件以不同的形式组合和/或由其他组件或其等价物来进行替换或补充，则可以实现合适的结果。因此，其它实施方式在权利要求的范围之内。
【权利要求】
1.一种具有肖特基二极管的半导体装置，所述半导体装置包括: 按如下顺序布置的第一导电类型的外延层、第二导电类型的主体层和第一导电类型的源极层； 栅极沟槽，从源极层延伸至外延层的一部分； 主体沟槽，距栅极沟槽的预定距离形成并且从源极层延伸至外延层的一部分；以及 第二导电类型的保护环，接触主体沟槽的外壁并且形成在外延层中。
2.根据权利要求1所述的半导体装置，其中，栅极沟槽包括: 栅极多晶硅，形成在栅极沟槽内；以及 栅极绝缘层，围绕栅极多晶硅。
3.根据权利要求1所述的半导体装置，其中，保护环突出到外延层和主体层中。
4.根据权利要求1所述的半导体装置，其中，保护环的掺杂离子注入剂量等于主体层的掺杂尚子注入剂量。
5.根据权利要求1所述的半导体装置，所述半导体装置还包括形成在主体层中并且接触主体沟槽的外壁的第二导电类型的主体扩散区域。
6.根据权利要求5所述的半导体装置，其中，主体扩散区域接触源极层的下表面。
7.一种具有肖特基二极管的半导体装置，所述半导体装置包括: 按如下顺序布置的第一导电类型的外延层、第二导电类型的主体层、第一导电类型的源极层； 栅极沟槽，从源极层延伸至外延层的一部分； 第一主体沟槽和第二主体沟槽，距栅极沟槽的预定距离形成并且从源极层延伸到半导体装置中，第一主体沟槽和第二主体沟槽具有不同的深度；以及 第二导电类型的第一保护环，接触第一主体沟槽的外壁并且形成在外延层中。
8.根据权利要求7所述的半导体装置，其中，栅极沟槽包括: 栅极多晶硅，形成在栅极沟槽内；以及 栅极绝缘层，围绕栅极多晶硅。
9.根据权利要求7所述的半导体装置，其中，第一主体沟槽沿着垂直于源极层的上表面的方向从源极层延伸到外延层的一部分；以及 第二主体沟槽沿着垂直于源极层的上表面的方向从源极层延伸到主体层的一部分。
10.根据权利要求7所述的半导体装置，其中，第一保护环突出到外延层和主体层中。
11.根据权利要求7所述的半导体装置，所述半导体装置还包括接触第二主体沟槽的外壁并且形成在主体层中的第二导电类型的第二保护环。
12.根据权利要求11所述的半导体装置，其中，第一保护环和第二保护环的掺杂浓度与主体层的掺杂浓度相等。
13.根据权利要求7所述的半导体装置，所述半导体装置还包括形成在主体层中以接触第一主体沟槽和第二主体沟槽的外壁的第二导电类型的主体扩散区域。
14.根据权利要求13所述的半导体装置，其中，主体扩散区域接触源极层的下表面。
15.根据权利要求13所述的半导体装置，所述半导体装置还包括形成在主体层中并且接触第二主体沟槽的第二导电类型的第二保护环。
16.根据权利要求15所述的半导体装置，其中，第一保护环和第二保护环的掺杂浓度与主体层的掺杂浓度相等。
17.根据权利要求15所述的半导体装置，其中，主体扩散区域和第二保护环彼此合并。
18.一种具有肖特基二极管的半导体装置，所述半导体装置包括: 按如下顺序布置的第一导电类型的外延层、第二导电类型的主体层、第一导电类型的源极层； 栅极沟槽，从源极层延伸至外延层的一部分； 第一主体沟槽和第二主体沟槽，距栅极沟槽的预定距离形成并且从源极层延伸到主体层的一部分；以及 第二导电类型的第一保护环，形成在主体层中并且接触第一主体沟槽的外壁。
19.根据权利要求18所述的半导体装置，其中，栅极沟槽包括: 栅极多晶硅，形成在栅极沟槽内；以及 栅极绝缘层，围绕栅极多晶硅。
20.根据权利要求18所述的半导体装置，其中，第一主体沟槽和第二主体沟槽延伸至相同的深度。
21.根据权利要求20所述的半导体装置，所述半导体装置还包括形成在主体层中并且接触第二主体沟槽的外壁的第二导电类型的第二保护环。
22.根据权利要求20所述的半导体装置，其中，第一保护环和第二保护环的掺杂浓度与主体层的掺杂浓度相等。
23.根据权利要求18所述的半导体装置，其中，第一主体沟槽和第二主体沟槽具有不同的深度。
24.根据权利要求23所述的半导体装置，所述半导体装置还包括形成在主体层中并且接触第二主体沟槽的下壁的第二导电类型的第二保护环。
25.根据权利要求1所述的半导体装置，其中，第一导电类型是N型，第二导电类型是P型。
26.一种用于制造半导体装置中的肖特基二极管的方法，所述半导体装置包括按如下顺序布置的第一导电类型的外延层、第二导电类型的主体层和第一导电类型的源极层、以及从源极层以第一深度延伸至外延层的一部分的栅极沟槽，所述方法包括: (A)以距栅极沟槽的预定距离贯穿源极层蚀刻至第二深度； (B)将第二导电类型的离子离子注入到蚀刻部分的内部中；以及 (C)通过贯穿第二导电类型的区域蚀刻至第三深度来形成主体沟槽。
27.根据权利要求26所述的方法，所述方法还包括: 在蚀刻至第二深度(A)之前在半导体装置上形成蚀刻掩模， 其中，蚀刻至第二深度(A)包括蚀刻通过蚀刻掩模暴露的区域。
28.根据权利要求26所述的方法，其中，第二深度的范围在从源极层的上表面起算的0.3微米和0.9微米之间。
29.根据权利要求26所述的方法，其中，离子注入(B)包括:以IX 112个原子/cm2和4X 113个原子/cm2之间的离子注入剂量注入离子。
30.根据权利要求26所述的方法，所述方法还包括:在离子注入(B)之后对半导体装置执行RTA工艺。
31.根据权利要求26所述的方法，其中，第三深度的范围在0.1微米和0.3微米之间。
32.根据权利要求26所述的方法，其中，通过蚀刻至第三深度形成主体沟槽(C)包括:无图形蚀刻工艺。
33.根据权利要求26所述的方法，其中，蚀刻至第二深度(A)包括: (A-1)沿着垂直于源极层的上表面的方向从源极层的上表面蚀刻至第四深度； (A-2)将第二导电类型的离子离子注入到第四深度的蚀刻部分的内部中；以及 (A-3)贯穿第二导电类型的区域蚀刻外延层的一部分至第五深度。
34.根据权利要求33所述的方法，其中，第四深度为从源极层的上表面起算的0.2微米和0.3微米之间的范围。
35.根据权利要求33所述的方法，其中，第二导电类型的离子的离子注入包括:以在5 X 114个原子/cm2和IX 116个原子/cm2之间的离子注入剂量注入离子。
36.根据权利要求33所述的方法，其中，第五深度的范围在0.1微米和0.3微米之间。
37.根据权利要求33所述的方法，其中，蚀刻至第四深度(A-1)和蚀刻至第五深度(A-3)均包括无图形蚀刻工艺。
38.一种用于制造半导体装置中的肖特基二极管的方法，所述半导体装置包括按如下顺序布置的第一导电类型的外延层、第二导电类型的主体层和第一导电类型的源极层、以及从源极层延伸至外延层的一部分的栅极沟槽，所述方法包括: (A)以距栅极沟槽的预定距离贯穿源极层蚀刻第一区域和第二区域至第二深度； (B)相对于第二区域的蚀刻部分形成肖特基掩模； (C)将没有形成肖特基掩模的第一区域进一步蚀刻至第三深度； (D)将第二导电类型的离子离子注入到第一区域的进一步蚀刻的部分的内部中；以及 (E)通过蚀刻第一区域和第二区域至第四深度形成主体沟槽。
39.根据权利要求38所述的方法，还包括: 在蚀刻至第二深度(A)之前在半导体装置上形成掩模， 其中，蚀刻至第二深度包括蚀刻通过蚀刻掩模暴露的区域。
40.根据权利要求38所述的方法，其中，第二深度的范围在从源极层的上表面起算的0.1微米和0.3微米之间。
41.根据权利要求38所述的方法，其中，第三深度的范围在从源极层的上表面起算的0.3微米和0.9微米之间。
42.根据权利要求38所述的方法，其中，离子注入(D)包括:以在IX 112个原子/cm2和4X 113个原子/cm2之间的离子注入剂量注入离子。
43.根据权利要求38所述的方法，所述方法还包括:在离子注入(D)之前对半导体装置执行RTA工艺。
44.根据权利要求38所述的方法，其中，第四深度的范围在0.1微米和0.2微米之间。
45.根据权利要求38所述的方法，其中，通过蚀刻至第三深度形成主体沟槽(E)包括无图形蚀刻工艺。
46.根据权利要求38所述的方法，所述方法还包括: (D2)在形成主体沟槽(E)之前将第二导电类型的杂质的离子离子注入到被蚀刻的第二区域中。
47.根据权利要求46所述的方法，其中，第一区域的离子注入(D)和第二区域的离子注入(D2)包括:以在IX 112个原子/cm2和4 X 113个原子/cm2之间的离子注入剂量注入离子。
48.根据权利要求38所述的方法，所述方法还包括: (A2)在相对于第二区域形成肖特基掩模(B)之前将第二导电类型的离子离子注入到蚀刻至第二深度(A)的第一区域和第二区域的内部中。
49.根据权利要求48所述的方法，所述方法还包括: (D2)在形成主体沟槽(E)之前将第二导电类型的杂质离子离子注入到蚀刻的第二区域中。
50.根据权利要求49所述的方法，其中，第一区域和第二区域的离子注入(A2)和第二区域的离子注入(D2)包括:以在IX 112个原子/cm2和4X 113个原子/cm2之间的离子注入剂量注入离子。
51.一种用于制造半导体装置中的肖特基二极管的方法，所述半导体装置包括按如下顺序布置的第一导电类型的外延层、第二导电类型的主体层和第一导电类型的源极层、以及从源极层延伸至外延层的一部分的栅极沟槽，所述方法包括: (A)以距栅极沟槽的预定距离贯穿源极层蚀刻第一区域和第二区域至第二深度； (B)将第二导电类型的离子离子注入到第二深度的蚀刻部分的内部中； (C)相对于第二区域的蚀刻部分形成肖特基掩模；以及 (D)贯穿离子注入有第二导电类型的离子的区域，将没有形成肖特基掩模的第一区域蚀刻至第三深度。
52.根据权利要求51所述的方法，其中，第二深度的范围在从源极层的上表面起算的0.3微米和0.4微米之间。
53.根据权利要求51所述的方法，其中，离子注入(B)包括:以在IX 113个原子/cm2和I X 114个原子/Cm2之间的离子注入剂量注入离子。
54.根据权利要求51所述的方法，其中，第三深度的范围在从源极层的上表面起算的0.1微米和0.2微米之间。
55.根据权利要求26所述的方法，其中，第一导电类型是N型，第二导电类型是P型。
【文档编号】H01L21/265GK104183598SQ201310643300
【公开日】2014年12月3日 申请日期:2013年12月3日 优先权日:2013年5月23日
【发明者】弗朗索瓦·赫伯特 申请人:美格纳半导体有限公司