纵型高耐压半导体装置及纵型高耐压半导体装置的制造方法
【专利摘要】碳化硅纵型MOSFET具有：第1导电型的N反转层(6)，在第2半导体层基底层以外的表面层上所形成，该第2半导体层基底层在形成于基板的表面上的低浓度层上选择性地形成；栅电极层，被第1导电型的源极区域和第1导电型的N反转层(6)夹持，第2导电型的第3半导体层的表面露出部上的至少一部分，隔着栅极绝缘膜而形成；和源电极，在源极区域与第3半导体层的表面上共同接触，在N反转层(6)下的区域结合第2导电型半导体层的一部分。由此，利用将SiC等作为半导体材料的纵型SiC-MOSFET的低导通电阻，并且即使在施加高电压时也能防止形成栅电极的氧化膜的击穿，并能够提高可靠性。
【专利说明】纵型高耐压半导体装置及纵型高耐压半导体装置的制造方法
【技术领域】
[0001]本发明涉及能够对高耐压大电流进行控制的功率半导体装置，尤其涉及将作为宽带隙材料之一的碳化硅用作半导体的纵型高耐压MOSFET装置以及IGBT。
【背景技术】
[0002]在现有技术中，作为对高耐压、大电流进行控制的功率半导体元件(功率设备)的材料，采用了单晶硅(Si)。功率半导体元件中有几个种类，目前按照用途而分开使用。功率半导体元件中，例如双极性晶体管或IGBT(绝缘栅型双极性晶体管)虽然可取得较大的电流密度，但难以进行快速的开关动作。具体地来说，例如，双极性晶体管的使用界限为几kHz左右的频率，IGBT的使用界限为20kHz左右的频率。另一方面，功率半导体元件中，例如功率MOSFET虽然不能应对大电流，但能以数MHz左右的频率为止的高速进行使用。
[0003]市场上对能应对更大电流且兼备快速性的功率半导体元件的需求正在增强。因此，正在专注于IGBT和功率MOSFET的改良，目前开发已到了几乎接近材料界限。
[0004]图1为表示普通的MOSFET的截面结构的说明图。图1中，表示作为能应对大电流且兼备快速性的功率设备的代表性的(普通的)MOSFET的截面结构。图1中，在基板a的正面侧，设置有外延生长的低浓度的N_漂移层b。在低浓度的N_漂移层b的正面侧的表面层进一步形成有P基底层C。在P基底层c的正面侧的表面层选择性地形成有高浓度的N+源极层d。在N—漂移层b、P基底层c以及高浓度的N+源极层d上，隔着栅极绝缘膜e形成栅电极f。在基板a的背面侧形成漏电极g。
[0005]另外，近几年，超级结MOSFET备受关注。图2、图3以及图4为表示现有的硅超级结MOSFET的截面结构的说明图。图2?4中，表示作为超级结MOSFET的代表性的元件的截面结构。例如，已知超级结MOSFET由藤平等人在1997年报告了该理论(参照以下的非专利文献I)，1998年由Deboy等人将其成品化成了 CoolMOSFET(参照以下的非专利文献2)。这种超级结MOSFET的特征在于通过在N_漂移层中沿着纵方向(深度方向)将P层形成为柱状结构，从而不会使源极-漏极间的耐压特性恶化，能够使导通电阻显著地提高。
[0006]此外，还进行了从功率半导体元件的观点出发的材料研究。例如，如Shenai等人报告那样，由于是低导通电压、高速高温特性优良的元件，因此SiC作为下一代的功率半导体元件，最近特别引起了关注(参照下述的非专利文献3)。
[0007]在SiC作为下一代的功率半导体元件引起关注的背景下，可举出SiC在化学方面为非常稳定的材料，带隙宽到3eV，即使在高温下作为半导体也能非常稳定地工作。此外，在SiC作为下一代功率半导体元件引起关注的背景下，可举出最大电场强度与Si相比大I个量级以上。
[0008]由于SiC超过Si中的材料界限的可能性大，因此较大地期待在功率半导体尤其是在MOSFET中今后的发展。尤其期待SiC的导通电阻小的情况，期待在例如维持高耐压特性的情况下进一步具有低导通电阻的纵型SiC-MOSFET。
[0009]现有技术文献
[0010]专利文献
[0011]专利文献1:美国专利第7923320号说明书
[0012]非专利文献
[0013]非专利文献I =Fujihira et al, JJAP vol.36 Partl n0.10，PP.6254，1997 年
[0014]非专利文献2:Deboy et al, IEEE IEDM 1998，PP.683
[0015]非专利文献3:Shenai, IEEE Transact1n on Electron Devices (Vol.36,P.1811)，1989 年
【发明内容】
[0016]发明所要解决的课题
[0017]由于如上那样形成的SiC-MOSFET为低导通电阻且能进行快速切换，因此期待被有效利用为开关设备。具体地来说，SiC-MOSFET为低导通电阻且能快速切换的元件，期待被有效利用于电动机控制器用逆变器或不间断电源装置(UPS)等电力变换装置中。
[0018]SiC为宽带隙半导体材料，因此如上述那样击穿电场强度提高到硅的约10倍，期待能使导通电阻足够小。另一方面，半导体的击穿电场强度提高到约10倍，因此尤其电场对施加高电压时的氧化膜的负载与Si元件相比变大。因此，由于在对氧化膜施加大的电场之前达到Si的击穿电场强度，因此对于采用Si的功率设备没有问题，但在采用半导体的击穿电场强度非常高的SiC的功率设备中会成为问题，担心氧化膜会提前被击穿。
[0019]具体地来说，会对图1所示的SiC-MOSFET的栅极绝缘膜(氧化膜)e施加大的电场强度，击穿形成栅电极f的氧化膜等，有可能会对SiC-MOSFET的可靠性产生大的问题。这种不良情况不仅在SiC-MOSFET中存在，在SiC-1GBT中也存在。关于这种不良情况，例如，在上述专利文献I中，记载了需要注意对SiC-MOSFET中的栅极氧化膜的电场强度，但由于SiC超过Si中的材料界限的可能性较大，因此期待功率半导体用途、尤其在MOSFET中今后有大的发展，期待有所改良。
[0020]本发明为了解决上述现有的问题，目的在于提供一种在将SiC等作为半导体材料的纵型SiC-MOSFET中，利用该低导通电阻特性，同时在施加高电压时，也能防止形成栅电极的氧化膜的击穿，从而在提高可靠性的基础上，能够发挥SiC的低导通电阻的纵型高耐压半导体装置以及纵型高耐压半导体装置的制造方法。
[0021]用于解决课题的手段
[0022]为了解决上述的课题，实现本发明的目的，本发明的纵型高耐压半导体装置具有以下的特征。形成第I导电型的在半导体基板(I)上形成且杂质浓度比上述半导体基板(I)低的第I半导体层(2)，在上述第I半导体层(2)的表面上选择性地形成第2导电型且杂质浓度比第I半导体层(2)高的第2半导体层(3)。在上述第I半导体层(2)以及上述第2半导体层(3)之上设置第2导电型的基底层(4)，在上述基底层(4)的表面层上选择性地形成第I导电型源极区域(7)。按照从表面开始贯通上述基底层(4)并到达上述第I半导体层(2)的方式形成第I导电型的N反转层出)。具有:栅电极层(10)，在被上述源极区域(7)和上述N反转层(6)夹持的上述基底层(4)的表面露出部上的至少一部分上，隔着栅极绝缘膜(9)而被设置；源电极(11)，在上述源极区域(7)和上述基底层(4)的表面上共同地接触；和漏电极(12)，设置在上述半导体基板(I)的背面。而且，上述第2半导体层
(3)的一部分在上述N反转层(6)下的区域被互相结合。
[0023]本发明的纵型高耐压半导体装置的特征在于，在上述的发明中，上述第2半导体层(3)的一部分在上述N反转层(6)下的区域被结合的部分远离了由上述基底层(4)和上述N反转层(6)形成的PN结。
[0024]本发明的纵型高耐压半导体装置的特征在于，在上述的发明中，上述半导体基板(I)的半导体材料为碳化娃。
[0025]本发明的纵型高耐压半导体装置的特征在于，在上述的发明中，上述半导体基板(I)为与晶面指数为(000-1)的面平行的面或者相对于晶面指数为(000-1)的面倾斜了 10度以内的面。
[0026]本发明的纵型高耐压半导体装置的特征在于，在上述的发明中，上述半导体基板(I)为与晶面指数为(0001)的面平行的面或者相对于晶面指数为(0001)的面倾斜了 10度以内的面。
[0027]为了解决上述的课题，实现本发明的目的，本发明的纵型高耐压半导体装置的制造方法具有以下的特征。首先，进行在第I导电型的半导体基板(I)上形成第I导电型且杂质浓度比上述半导体基板(I)低的第I半导体层(2)的工序。接下来，进行如下工序:在上述第I半导体层(2)的表面上，通过离子注入法选择性地形成第2导电型且杂质浓度比第I半导体层(2)高的第2半导体层(3)的工序；和在上述第I半导体层(2)以及上述第2半导体层(3)上，通过外延生长法形成第2导电型的基底层(4)的工序。进而，进行如下工序:通过离子注入法，形成在上述基底层(4)的表面层上选择性地形成的第I导电型源极区域(7)、和从表面开始贯通上述基底层(4)并到达上述第I半导体层(2)的第I导电型的N反转层出)。而且，在形成上述第2半导体层(3)的工序中，形成为上述第2半导体层
(3)的一部分在上述N反转层(6)下的区域中被互相结合。
[0028]此外，也可例如在MOSFET的情况下，将基板的导电型设为N型，在IGBT的情况下，在N型基板的背面通过外延生长或者离子注入等技术形成P型的集电极层。
[0029]发明效果
[0030]根据本发明的纵型高耐压半导体装置以及纵型高耐压半导体装置的制造方法，在将SiC等设为半导体材料的纵型SiC-MOSFET中，利用该低导通电阻特性，在施加高电压时，也能够防止形成栅电极的氧化膜的击穿，从而可提高可靠性，在此基础上，实现能够发挥SiC的低导通电阻的效果。
【专利附图】
【附图说明】
[0031]图1为表示普通的MOSFET的截面结构的说明图。
[0032]图2为表示现有技术中的硅超级结MOSFET的截面结构的说明图。
[0033]图3为表示现有技术中的硅超级结MOSFET的截面结构(多外延法)的说明图。
[0034]图4为表示现有技术中的硅超级结MOSFET的截面结构(沟道埋入法)的说明图。
[0035]图5为实施例1的SiC-MOSFET的各制造工序的截面图，图5 (a)表示没有结合P+层的部分、图5(b)表示结合了 P+层的部分的截面图。
[0036]图6为表示实施例1的SiC-MOSFET中的P+层与单元的配置的俯视图。
[0037]图7为表示与现有技术进行比较的实施例1的P+层的连结状态的说明图。
[0038]图8为表示本发明的实施例的SiC-MOSFET、和没有连结P+层的现有的SiC-MOSFET的特性比较评价结果的说明图。
[0039]图9为表示使SiC-MOSFET的元件耐压和N反转层6的宽度发生变化时的实际测量结果的说明图。
[0040]图10为表示实施例1的负载短路耐量试验结果的说明图。
[0041]图11为表示实施例1的SiC-MOSFET的断开击穿耐量评价结果的说明图。
[0042]图12为表示实施例3的SiC-MOSFET中的P+层3与单元的配置的俯视图。
[0043]图13为表示实施例1的SiC-MOSFET的断开切换波形的说明图。
[0044]图14为表示实施例1的SiC-MOSFET的接通切换波形的说明图。
【具体实施方式】
[0045](实施例1)
[0046]以下，参照图5对本发明的实施例1进行说明。图5为实施例1的SiC-MOSFET的各制造工序的截面图，图5(a)表示没有结合P+层的部分，图5(b)表示结合了 P+层(IGBT的情况下是P+基板)的部分的截面图。本实施例1中，作为纵型平面栅极M0SFET，采用碳化硅(SiC)作为半导体材料，以元件耐压1200V的MOSFET为例来进行说明。
[0047]图5中，实施例1的SiC-MOSFET采用N型SiC半导体基板I作为半导体基板。实施例I中，通过作为杂质包含2 X 119CnT3左右的氮、低电阻的N型SiC半导体基板1，能够实现本发明的半导体基板。
[0048]在制造实施例1的SiC-MOSFET时，首先，在N型SiC半导体基板I的相对于晶面指数为(000-1)的面倾斜了 4度左右的面上，使包含例如1.0X1016cm_3左右的氮的N型SiC层2外延生长10 μ m左右。通过在N型的SiC半导体基板I上外延生长的N型SiC层2，能够实现第I半导体层。N型SiC层2形成在N型SiC半导体基板I的正面侧。
[0049]接下来，在N型SiC半导体基板I上外延生长的N型SiC层(第I半导体层)2上，通过离子注入法形成P+层3。例如，P+层(第2半导体层)3的宽度为13 μ m，深度为0.5μπι。在形成P+层3时，例如，将铝作为离子。此外，按照形成P+层3时的杂质浓度例如为1.0X 118CnT3的方式设定剂量。
[0050]图6为表示实施例1的SiC-MOSFET中的P+层3与单元的配置的俯视图。在形成P+层3时，在后述的N反转层6下，通过连结部13互相结合P+层3的一部分。P+层3为距后述的P基底层4与N反转层6的PN结部较远的部分，通过连结部13将P+层3的一部分互相结合(参照图6)。被P+层3的一部分即N反转层6下的区域结合的部分远离了由P基底层4和N反转层6形成的PN结。
[0051]如图6所示，在本实施例1中对由6边形单元图案形成的情况进行了说明，但由4边形单元图案等形成也没有问题。在实施例1的SiC-MOSFET中，设没有结合之处的P+层3间的距离为2 μ m。
[0052]在形成P+层3之后，在P+层3以及N型SiC层2上形成P基底层4。P基底层4通过外延生长法形成为0.5 μ m的厚度。在形成P基底层4时，例如，将铝作为杂质，设杂质浓度为2.0X 1016cm_3。P基底层4为第2导电型，且杂质浓度被设定得较低。P基底层4的杂质浓度被设定为比P+层3的杂质浓度低。
[0053]此后，作为N反转层6，将氮离子选择性地注入到P基底层4，在P基底层4内选择性地形成N+源极层(第I导电型源极区域)7和P+接触层8。氮离子为5.0X1016cm_3，按照深度为1.5 μ m、宽度为2.0 μ m的方式选择性地注入到P基底层4。在P基底层4内选择性地形成了 N+源极层7、P+接触层8之后，实施活性化退火。例如，活性化退火的热处理温度为1620°C，热处理时间为2分钟。
[0054]图7为表示与现有技术进行比较的实施例1的P+层的连结状态的说明图。在图7中，作为N反转层6，以与现有技术相比较的方式表示在P基底层4内选择性地形成N+源极层7、P+接触层8时被离子注入的区域。现有技术中，如图7(a)所示那样，作为6边形的单元、即P+层互相分离，而相对于此，在本实施例1中，如图7(b)所示那样，6边形的单元、即P+层3分别与在各顶点处相邻的两个其他的P+层3互相结合。即，本实施例1中，如图7 (b)所示那样，采用P+层3分别互相连结那样的掩模，作为P+层3注入铝离子。
[0055]此后，通过热氧化形成10nm厚度的栅极绝缘膜(氧化膜)9，在氢环境下在1000°C附近进行退火。而且，形成掺杂了磷的多晶Si层作为栅电极10，并形成图案。栅电极10隔着栅极绝缘膜9而设置于被N+源极层7和N反转层6夹持的P基底层4的表面露出部上的至少一部分中。
[0056]在形成栅电极10之后，以1.0 μ m的厚度使磷玻璃成膜并形成图案之后，进行热处理来形成层间绝缘膜14。而且，在形成层间绝缘膜14之后，在表面上采用溅射法以5 μ m的厚度使包含1% Si的铝成膜，形成源电极11。
[0057]进而，在N型SiC半导体基板I的背面侧使镍成膜，以970°C进行了热处理之后，使Ti/Ni/Au成膜，形成漏电极12。此后，通过在表面上附加保护膜，从而完成实施例1的SiC-MOSFET。
[0058]图8为表示本发明的实施例的SiC-MOSFET与没有连结P+层的现有的SiC-MOSFET的特性比较评价结果的说明图。图8中表示出如上述那样制作的SiC-MOSFET的电特性的测量结果。另外，在测量中所使用的芯片尺寸为3mm角，活性面积为5.27_2，额定电流为25A。
[0059]如图8所示那样，实施例1的SiC-MOSFET的导通电阻(RonA)为2.80ι?Ω cm2，表示非常低的值。此外，实施例1的SiC-MOSFET的初始的元件耐压为1450V，作为1200V元件表现出足够良好的特性。
[0060]为了比较，对按照完全没有结合P+层3的方式制作的SiC-MOSFET进行了测量，其结果导通电阻表现出与2.SOmQcm2相同的足够小的值，但通过对源极-漏极间施加880V，从而击穿了栅极氧化膜。由此可知，本发明的实施例1的SiC-MOSFET维持了足够的元件耐压，同时表现出极小的导通电阻。
[0061]本发明由于不仅连接P基底层4，而且还连接P+层3，因此表面蓄积层会残留，其结果，能够使导通电阻足够低。为了验证这种情况，试制不仅连接P+层3而且还连接了 P基底层4的元件并对其进行特性评价的结果，虽然耐压为1440V没有变化，但导通电阻为5.0m Qcm2,大致恶化了 50% ?
[0062]图9为表示改变了 SiC-MOSFET的元件耐压和N反转层6的宽度时的实际测量结果的说明图。图9中，表示使为了与实施例1中的SiC-MOSFET进行比较而制作的与P+层3完全没有结合的SiC-MOSFET的改变了元件耐压和N反转层6的宽度时的实际测量结果。各元件(SiC-MOSFET)中的各层的浓度以及厚度与上述相同。
[0063]根据图9所示的结果可以明确，本发明的实施例1的SiC-MOSFET，作为1200V设备实现了足够的耐压特性、即1400V以上的高耐压特性。此外，根据图9所示的结果可以明确，本发明的实施例1的SiC-MOSFET与为了进行比较而制作的完全没有结合P+层3的SiC-MOSFET相比，实现了足够的耐压特性。
[0064]另外，此时导通电阻在两个条件下均相同。可知想要在用于比较SiC-MOSFET中满足与本实施例1相同的1400V以上的高耐压特性，需要设P+层3间的距离在1.0ym以下，并且必须使N反转层浓度降低至5分之I。此时的导通电阻为10.80mQcm2，表现出极高的值，确认了通过本实施例1可同时改善导通电阻与元件耐压特性。
[0065]接下来，对实施例1的负载短路耐量试验结果进行说明。图10为表示实施例1的负载短路耐量试验结果的说明图。负载短路耐量试验中，将电源电压直接施加于源极-漏极间，在该状态下对栅电极施加Vg = 20V的电压，评价了在多少μ sec内不会被击穿。设电源电压Vds = 800V、测量温度为175°C。在图10中，表示负载短路耐量试验的测量波形的示意图。根据图10所示的结果可知，表现出即使流过最大电流为元件额定的5倍、即250A也不会被击穿、并在15 μ sec内也不会被击穿这样的足够的特性。
[0066]图11为表示实施例1的SiC-MOSFET的断开击穿耐量评价结果的说明图。对实施例I的SiC-MOSFET的关断(turn off)耐量进行了评价,如图11所示那样，确认了源极-漏极间电压被钳位为1650V(图11中的Vdsclamp),不被击穿而能在150°C下断开100A(额定电流的4倍)的情况。由此，本发明的实施例1的SiC-MOSFET能够成为实现低导通电阻且负载短路耐量以及关断耐量极大的元件。
[0067]对为了进行比较而制作的SiC-MOSFET的耐量进行了评价，其结果如图8所示那样，由于元件耐压不充分，因此取得负载短路耐量、关断耐量均比本实施例1的元件大的较差结果。
[0068]此外，在N型SiC半导体基板I的相对于晶面指数为(000-1)的面倾斜了 O度、2度、8度、10度的面上同样地进行成膜，针对所制作的元件也进行了元件评价，特性几乎没有变化且良好。
[0069]图13为表示实施例1的SiC-MOSFET的关断切换波形的说明图，(a)为室温状态下、(b)为200°C下的测量结果。图14为表示实施例1的SiC-MOSFET的接通切换波形的说明图，(a)为室温状态下、(b)为200°C下的测量结果。
[0070](实施例2)
[0071]接下来，对本发明的实施例2进行说明。实施例2中，以通过与实施例1相同的制造工序制作的、1200V/25A的MOSFET为例进行说明。实施例2中，在N型SiC半导体基板I的相对于晶面指数为(0001)的面倾斜了 4度左右的面上，使包含1.8X 116CnT3左右的氮的N型SiC层2外延生长10 μ m左右。实施例2中，形成N型SiC层2以外的工序或单元结构与上述的实施例1完全相同，因此省略说明。
[0072]根据图8所示的结果可以明确，虽然实施例2的SiC-MOSFET的导通电阻相对实施例I的SiC-MOSFET的导通电阻增加了 55%左右，但相对于通常的SiC-MOSFET表现出足够低的导通电阻特性。此外，在N型SiC半导体基板I的相对于晶面指数为(0001)的面倾斜了 O度、2度、8度、10度的面上同样地进行成膜，针对所制作的元件也进行了元件评价，特性几乎没有变化且良好。
[0073](实施例3)
[0074]接下来，对本发明的实施例3进行说明。实施例3中，以与实施例1相同的制造工序制作的、1200V/25A的MOSFET为例进行说明。实施例3中，在N型SiC半导体基板I的相对于晶面指数为(000-1)的而倾斜了 4度左右的面上，使包含1.8 X 116CnT3左右的氮的N型SiC层2外延生长10 μ m左右。
[0075]图12为表示实施例3的SiC-MOSFET的P+层3与单元的配置的俯视图。实施例3中，以条纹单元图案设计了 N型SiC层2。因此，P+层3在图12所示那样的结构中成为结合了 P+层3的配置。在N反转层6以及P基底层4下结合P+层3。实施例3中，由于形成N型SiC层2以外的工序与上述的实施例1、2完全相同，因此省略说明。
[0076]根据如图8所示的结果明确的那样，虽然实施例3的SiC-MOSFET的导通电阻相对于实施例1的SiC-MOSFET的导通电阻增加了 10%左右，但是表现出相对于通常的SiC-MOSFET足够低的导通电阻特性和高耐压特性。
[0077](实施例4)
[0078]接下来，对本发明的实施例4进行说明。在实施例4中，首先准备N型SiC半导体基板作为半导体基板I。实施例4中，将作为杂质包含2X 119CnT3左右的氮的低电阻N型SiC半导体基板I设为半导体基板。实施例4中，在N型SiC半导体基板I的相对于晶面指数为(000-1)的面倾斜了 4度左右的面上，使包含例如1.8X 116CnT3左右的氮的N型SiC层2外延生长10 μ m左右。
[0079]接下来，在N型SiC半导体基板I上外延生长的N型SiC层2上，通过外延法形成P+层(第2半导体层)3。P+层3中，例如，宽度为13 μ m，厚度为0.5 μ m。在形成P+层3时，例如采用铝作为杂质离子。此外，按照在形成P+层3时的杂质浓度成为1.0XlO18cnT3的方式设定剂量。
[0080]此外，在形成N反转层6时，与实施例1同样地，互相结合P+层3的一部分(参照图6)。在本实施例中采用6边形单元图案来制作，但采用4边形单元等也没有问题。此外，没有结合之处的P+层3间的距离例如为2 μ m。
[0081]在形成P+层3之后，在P+层3以及N型SiC层2上形成P基底层4。P基底层4通过外延生长法形成0.5 μ m的厚度。在形成P基底层4时，例如设铝为杂质，杂质浓度为2.0XlO1W3O
[0082]此后，作为N反转层6，将氮离子选择性地注入到P基底层4，在P基底层4内选择性地形成N+源极层7、P+接触层8。此外，N反转层6的浓度、厚度、宽度与实施例1相同。在P基底层4内选择性地形成N+源极层7、P+接触层8之后，实施活性化退火。例如，活性化退火的热处理温度为1620°C，热处理时间为2分钟。
[0083]此后，通过热氧化形成10nm厚度的栅极绝缘膜9，在氢环境下在1000°C附近进行退火。然后，将掺杂了磷的多晶Si层作为栅电极10来形成并形成图案。栅电极10隔着栅极绝缘膜9设置于被N+源极层7和N反转层6夹持的P基底层4的表面露出部上的至少一部分中。
[0084]在形成栅电极10之后，使磷玻璃以1.0 μ m厚度成膜并形成图案，执行热处理来形成层间绝缘膜14。而且，在形成层间绝缘膜14之后，在表面上通过溅射法以厚度5 μ m对包含1% Si的铝进行成膜，形成源电极11。
[0085]进而，在N型的SiC半导体基板I的背面侧使镍成膜，以970°C进行热处理之后，使Ti/Ni/Au成膜，形成漏电极12。此后，通过对表面附加保护膜，从而完成实施例4的SiC-MOSFET。
[0086]根据如图8的表所示的测量结果明确的那样，如上那样制作的实施例4的SiC-MOSFET的电特性中，导通电阻(RonA)为2.85mQcm2表现出足够低的值。此外，实施例4的SiC-MOSFET的初始的元件耐压为1455V，作为1200V元件表现出了足够良好的特性。
[0087]此外，在上述N型半导体基板I的相对于晶面指数为(000-1)的面倾斜了 O度、2度、8度、10度的面上同样地成膜，针对所制作的元件也进行了元件评价，几乎没有特性的变化且良好。芯片尺寸为3mm角，活性面积为5.27mm2，额定电流为25A。
[0088](实施例5)
[0089]接下来，对本发明的实施例5进行说明。在实施例5中，以通过与实施例4相同的制造工序制作的、1200V/25A的MOSFET为例进行说明。实施例5中，在N型SiC半导体基板I的相对于晶面指数为(0001)的面倾斜了 4度左右的面上使包含1.8 X 116CnT3左右的氮的N型SiC层2外延生长1ym自由。其他工序与实施例4完全相同。
[0090]根据图8所示的结果明确的那样，虽然实施例5的SiC-MOSFET的导通电阻相对实施例4的SiC-MOSFET的导通电阻增加了 50%左右，但相对于通常的SiC-MOSFET表现出了足够低的导通电阻特性。此外，针对N型SiC半导体基板I的相对于晶面指数为(0001)的面倾斜了 O度、2度、8度、10度的面上同样地成膜并制作的元件也进行了元件评价，几乎没有特性的变化且良好。
[0091]此外，对由实施例1?5所制作的SiC-MOSFET的切换损耗进行了评价，如图8所示那样，确认到接通、关断损耗也相对于相同规格的S1-1GBT(1200V/25A)实现了 60%以上的降低。
[0092]上述的各实施例1?5中，对将本发明适用于MOSFET (SiC-MOSFET)的例子进行了说明，但本发明并不限于适用于MOSFET。本发明也能适用于采用与MOSFET不同的导电型的半导体基板的IGBT中。即，在各实施例中将第I导电型设为了 N型、将第2导电型设为了P型，但本发明将第I导电型设为P型、将第2导电型设为N型也同样成立。
[0093]如以上说明那样，本发明的MOSFET为作为纵型高耐压半导体装置的SiC-MOSFET，具有:作为第I导电型的半导体基板的N型SiC半导体基板I ;在N型SiC半导体基板I上形成的第I导电型且杂质浓度比N型SiC半导体基板I低的作为第I半导体层的N型SiC层2 ;在N型SiC层2的表面选择性地形成的第2导电型且杂质浓度比N型SiC层2高的作为第2半导体层的P+层3 ;设置于N型SiC层2以及P+层3上的作为第2导电型的基底层的P基底层4 ;在P基底层4的表面层上选择性地形成的作为第I导电型源极区域的N+源极层7 ;按照从表面开始贯通P基底层4而到达N型SiC层2的方式形成的第I导电型的N反转层6 ;在被N+源极层7和N反转层6夹持的P基底层4的表面露出部上的至少一部分隔着栅极绝缘膜9设置的作为栅电极层的栅电极10 ;在N+源极层7和P基底层4的表面上共同接触的源电极11 ;和在N型SiC半导体基板I的背面设置的漏电极12，P+层3的一部分在N反转层6下的区域被互相结合。
[0094]根据本发明的实施例的SiC-MOSFET，增大低浓度的N型半导体层即N型SiC层2以及N反转层6区域的杂质浓度，即使充分降低导通电阻，或者即使扩大P+层3之间以及P基底层4之间的距离并充分降低导通电阻，即使对源极-漏极间施加了高电压的情况下(源极为0V、对漏极施加+电压)，也不会对N反转层的区域6上的栅极绝缘膜9施加大的电场。由此，能够保持足够的元件耐压。这是因为耗尽层沿着P+层3而容易在横方向上扩大。
[0095]其结果，即使将N型SiC层2以及N反转层6的区域的杂质浓度设定为比现有技术中的MOSFET高，由于容易将耗尽层设计得较宽，因此能够扩大P+层3之间以及P基底层4之间的距离并能够在充分确保元件耐压的情况下减小导通电阻。
[0096]如上那样，根据本发明的实施例的SiC-MOSFET (或者IGBT结构)，在将SiC等作为半导体材料的纵型SiC-MOSFET中，利用该低导通电阻特性，并且在施加高电压时，通过防止形成栅电极10的氧化膜的击穿，从而能够提高可靠性，在此基础上能够发挥SiC的低导通电阻。
[0097]进而，在通过外延生长法形成了本发明的实施例的P基底层4的情况下，由于几乎没有表面皲裂，很平坦，因此表面的MOSFET部分的移动度变得极大。其结果，能够进一步减小导通电阻。
[0098]进而，在上述半导体材料为碳化硅的情况下，通过在N型SiC半导体基板I的与晶面指数为(000-1)的面平行或构成角在10度以内、或者N型半导体基板I的与晶面指数为
(0001)的面平行的面或者构成角在10度以内进行设定，从而能够减小栅极绝缘膜9与半导体界面的界面态密度，因此能够进一步提高MOSFET部分的移动度。其结果，能够使导通电阻极小。
[0099]如以上所说明那样，根据本发明，仅变更在N反转层6的表面上进行离子注入来形成P+层3时的掩模，就能够将作为第2半导体层的P+层3的一部分互相结合，由此，不会导致成本提高，与基板的结晶面方位无关地保持足够的元件耐压特性，同时成为低导通电阻且击穿耐量大，可期待作为具有快速切换特性的MOSFET以及IGBT而被广泛采用。此外，即使将半导体层或者半导体区域的导电型(N型、P型)反转，各实施例也同样地成立。
[0100]此外，各实施例中，对半导体基板为N型的MOSFET进行了说明，但在IGBT中也可实现同样的效果。在适用于IGBT的情况下，也可采用外延生长或者离子注入等技术在基板的背面上形成P型的集电极层。在将本发明的MOSFET适用于IGBT的情况下，也可使作为半导体基板的N型SiC半导体基板I的导电型从N型变为P型、或者在N型基板的背面形成P型集电极层。根据本发明的实施例的SiC-MOSFET (或者IGBT结构)，能够提供纵型MOSFET, IGBT结构和其简单的制造法。
[0101]产业上的可利用性
[0102]如上那样，本发明的纵型高耐压半导体装置以及纵型高耐压半导体装置的制造方法在用于电动机控制器用逆变器或不间断电源装置(UPS)等电力变换装置等中的功率半导体装置中是有用的。
[0103]符号说明
[0104]I半导体基板
[0105]2第I半导体层
[0106]3 P+层
[0107]4 P基底层
[0108]6 N反转层
[0109]7 N+源极层
[0110]8 P+接触层
[0111]9栅极绝缘膜
[0112]10栅电极
[0113]11源电极
[0114]12漏电极
[0115]13连结部
【权利要求】
1.一种纵型高耐压半导体装置，其特征在于，具有: 第I导电型的半导体基板⑴； 第I半导体层(2)，是在上述半导体基板(I)上形成的第I导电型，的半导体，且杂质浓度比上述半导体基板(I)低； 第2半导体层(3)，是在上述第I半导体层(2)的表面上选择性地形成的第2导电型的半导体层，且杂质浓度比第I半导体层(2)高； 第2导电型的基底层(4)，设置于上述第I半导体层(2)以及上述第2半导体层(3)上； 第I导电型源极区域(7)，选择性地形成于上述基底层(4)的表面层； 第I导电型的N反转层(6)，形成为从表面开始贯通上述基底层(4)且到达上述第I半导体层⑵； 栅电极层(10)，隔着栅极绝缘膜(9)设置于被上述源极区域(7)和上述N反转层(6)夹持的上述基底层(4)的表面露出部上的至少一部分中； 源电极(11)，在与上述源极区域(7)和上述基底层(4)的表面共同地接触；和 漏电极(12)，设置在上述半导体基板(I)的背面， 上述第2半导体层(3)的一部分在上述N反转层(6)下的区域被互相结合。
2.根据权利要求1所述的纵型高耐压半导体装置，其特征在于， 上述第2半导体层(3)的一部分在上述N反转层(6)下的区域被结合的部分远离了由上述基底层⑷和上述N反转层(6)形成的PN结。
3.根据权利要求1或2所述的纵型高耐压半导体装置，其特征在于， 上述半导体基板(I)的半导体材料为碳化硅。
4.根据权利要求3所述的纵型高耐压半导体装置，其特征在于， 上述半导体基板(I)为与晶面指数为(000-1)的面平行的面或者相对于晶面指数为(000-1)的面倾斜了 10度以内的面。
5.根据权利要求4所述的纵型高耐压半导体装置，其特征在于， 上述半导体基板(I)为与晶面指数为(0001)的面平行的面或者相对于晶面指数为(0001)的面倾斜了 10度以内的面。
6.一种纵型高耐压半导体装置的制造方法，其特征在于，包括以下工序: 在第I导电型的半导体基板(I)上形成第I导电型且杂质浓度比上述半导体基板(I)低的第I半导体层⑵； 在上述第I半导体层(2)的表面通过离子注入法选择性地形成第2导电型且杂质浓度比第I半导体层(2)高的第2半导体层(3); 在上述第I半导体层(2)以及上述第2半导体层(3)上通过外延生长法形成第2导电型的基底层⑷；和 通过离子注入法，形成在上述基底层(4)的表面层选择性地形成的第I导电型源极区域(7)、和从表面开始贯通上述基底层(4)并到达上述第I半导体层(2)的第I导电型的N反转层出)， 在形成上述第2半导体层(3)的工序中，形成为上述第2半导体层(3)的一部分在上述N反转层(6)下的区域被互相结合。
【文档编号】H01L29/12GK104303311SQ201380018019
【公开日】2015年1月21日 申请日期:2013年3月29日 优先权日:2012年3月30日
【发明者】岩室宪幸, 原田信介, 星保幸, 原田祐一 申请人:富士电机株式会社