半导体器件的制作方法
半导体器件的制作方法
【专利摘要】实施方式的半导体器件，包括：第一导电类型的第一半导体层；第二导电类型的第二半导体层，设置在第一半导体层内，具有与第一半导体层相接的第一侧面和第一底部，在内部具有第一空洞部，第二导电类型的杂质浓度从第一侧面朝着第一空洞部降低；以及第二导电类型的第三半导体层，以使第一半导体层位于第三半导体层与第二半导体层之间的方式设置在第一半导体层内，具有与第一半导体层相接的第二侧面和第二底部，在内部具有第二空洞部，第二导电类型的杂质浓度从第二侧面朝着第二空洞部降低。
【专利说明】半导体器件
[0001](相关申请)
[0002]本申请享受以日本专利申请2013-191130号(申请日:2013年9月13日)为基础申请的优先权。本申请通过援弓I该基础申请而包含该基础申请的全部内容。
【技术领域】
[0003]本发明的实施方式涉及半导体器件。
【背景技术】
[0004]作为同时实现高的耐压和低的接通电阻的功率控制用半导体器件，有在η型(或P型)的半导体层中埋入P型(或η型)的半导体层、包括把η型区域和P型区域交替排列得到的超级结结构(以下也称为“SJ结构”)的纵型MOSFET (Metal Oxide Semiconductor FieldEffect Transistor)。在SJ结构中，通过使n型区域中包含的n型杂质量与p型区域中包含的P型杂质量相等而疑似地制作非掺杂区域，实现高的耐压。同时，通过在高杂质浓度区域流过电流，可以实现低的接通电阻。
[0005]作为形成SJ结构的一种方法，有例如在η型的半导体层中形成沟槽，把P型的半导体埋入该沟槽内而设置P型的半导体层的方法。但是，在该方法中，容易在P型的半导体层内形成空洞部(空孔)。
【发明内容】
[0006]本发明的实施方式提供特性稳定的超级结结构的半导体器件。
[0007]实施方式的半导体器件包括:第一导电类型的第一半导体层；第二导电类型的第二半导体层，该第二半导体层设置在上述第一半导体层内，具有与上述第一半导体层相接的第一侧面和第一底部，在内部具有第一空洞部，第二导电类型的杂质浓度从上述第一侧面和上述第一底部朝着上述第一空洞部降低；以及第二导电类型的第三半导体层，该第三半导体层以使上述第一半导体层位于上述第三半导体层与上述第二半导体层之间的方式设置在上述第一半导体层内，具有与上述第一半导体层相接的第二侧面和第二底部，在内部具有第二空洞部，第二导电类型的杂质浓度从上述第二侧面和第二底部朝着上述第二空洞部降低。
【专利附图】
【附图说明】
[0008]图1是实施方式I的半导体器件的示意剖面图。
[0009]图2是示出实施方式I的半导体器件的制造方法的图。
[0010]图3是示出实施方式I的半导体器件的制造方法的图。
[0011]图4是示出实施方式I的半导体器件的制造方法的图。
[0012]图5是示出实施方式I的半导体器件的制造方法的图。
[0013]图6是示出沟槽内的外延膜生长速度的一例的图。
[0014]图7是实施方式2的半导体器件的示意剖面图。
[0015]图8是示出实施方式2的半导体器件的制造方法的图。
[0016]图9是实施方式3的半导体器件的示意剖面图。
[0017]图10是说明实施方式3的作用和效果的图。
【具体实施方式】
[0018]以下，参照【专利附图】
【附图说明】本发明的实施方式。另外，在以下的说明中，对相同的构件等赋予相同的符号，对于曾经说明过的构件等适当省略其说明。
[0019](实施方式I)
[0020]本实施方式的半导体器件包括:第一导电类型的第一半导体层；以及第二导电类型的第二半导体层，该第二半导体层设置在第一半导体层内，具有与第一半导体层相接的第一侧面和第一底部，在内部具有第一空洞部，第二导电类型的杂质浓度从第一侧面朝着第一空洞部降低，而且，包括:第二导电类型的第三半导体层，该第三半导体层以使得第一半导体层夹在第三半导体层与第二半导体层之间的方式设置在第一半导体层内，该第三半导体层具有与第一半导体层相接的第二侧面和第二底部，在内部具有第二空洞部，第二导电类型的杂质浓度从第二侧面朝着第二空洞部降低。
[0021]图1是本实施方式的半导体器件的示意剖面图。本实施方式的半导体器件100是包括超级结结构的纵型M0SFET。以下，以第一导电类型为η型、第二导电类型为P型时为例进行说明。另外，按η+型、η型、η—型的顺序，第一导电类型的杂质浓度降低。同样地，按ρ+型、P型、P—型的顺序，第二导电类型的杂质浓度降低。
[0022]本实施方式的半导体器件(MOSFET) 100在η型衬底10上包括η—型半导体层(第一半导体层)12。η型衬底10和η_型半导体层12是例如含有η型杂质的单晶娃。η_型半导体层12的η型杂质浓度比η型衬底10的η型杂质浓度低。η型杂质是例如磷(P)或砷(As)。
[0023]η型衬底10用作M0SFET100的漏区。另外，η—型半导体层12用作M0SFET100的漂移区。
[0024]多个P型半导体层(第二半导体层)14以在η_型半导体层12内延伸的方式设置。P型半导体层14是例如含有P型杂质的单晶硅。P型杂质是例如硼(B)。
[0025]P型半导体层14包括与η—型半导体层12相接的底部(第一底部)16和两个侧面(第一侧面)18。另外，P型半导体层14在内部具有空洞部(第一空洞部)20。
[0026]P型半导体层14包括底部16和侧面18周边的高杂质浓度区域14a和空洞部20周边的低浓度杂质区域14b。低浓度杂质区域14b的P型杂质浓度比高浓度杂质区域14a低。
[0027]由于具有高浓度杂质区域14a和低浓度杂质区域14b，p型半导体层14的p型杂质浓度从侧面(第一侧面)18朝着空洞部(第一空洞部)20降低。空洞部20被低浓度杂质区域14b包围。
[0028]低浓度杂质区域14b也可以是i型即非掺杂的半导体层。另外，也可以是η型的半导体层。另外，高浓度杂质区域14a与低浓度杂质区域14b之间的P型杂质浓度的变化可以是不连续的，也可以是连续的。
[0029]低浓度杂质区域14b的P型杂质浓度，优选地，比高浓度杂质区域14a低一位数以上，更优选地，低两位数以上。低浓度杂质区域14b与高浓度杂质区域14a的P型杂质浓度差越大，SJ结构越不容易发生伴随空洞部20的迁移造成的变形的特性变化。
[0030]多个P型半导体层(第三半导体层)24设置成，在η—型半导体层12内延伸，η—型半导体层12位于P型半导体层24与P型半导体层14之间。P型半导体层24是例如含有P型杂质的单晶硅。P型杂质是例如硼(B)。
[0031]P型半导体层24包括与η_型半导体层12相接的底部(第二底部)26和两个侧面(第二侧面)28。另外，P型半导体层24在内部具有空洞部(第二空洞部)30。
[0032]P型半导体层24包括底部26和侧面28周边的高杂质浓度区域24a和空洞部30周边的低浓度杂质区域24b。低浓度杂质区域24b的P型杂质浓度比高浓度杂质区域24a低。
[0033]由于具有高浓度杂质区域24a和低浓度杂质区域24b，p型半导体层24的p型杂质浓度从侧面(第二侧面)28朝着空洞部(第二空洞部)30降低。空洞部30被低浓度杂质区域24b包围。
[0034]低浓度杂质区域24b也可以是i型即非掺杂的半导体层。另外，也可以是η型的半导体层。另外，高浓度杂质区域24a与低浓度杂质区域24b之间的P型杂质浓度的变化也可以是连续的。
[0035]低浓度杂质区域24b的P型杂质浓度，优选地，比高浓度杂质区域24a低一位数以上，更优选地，低两位数以上。低浓度杂质区域24b与高浓度杂质区域24a的P型杂质浓度差越大，SJ结构越不容易发生伴随第二空洞部30的迁移造成的变形的特性变化。
[0036]在本实施方式的半导体器件100中，包含P型半导体层14、P型半导体层24的多个P型半导体层在n_型半导体层12内并排配置，形成SJ结构。P型半导体层在〈110〉方向上并排配置。
[0037]另外，如果从ιΓ型半导体层12表面侧看，P型半导体层14、P型半导体层24具有朝图1的纸面里侧延伸的形状，各P型半导体层14、ρ型半导体层24在与η_型半导体层12表面平行的面上平行配置。换言之，与η—型半导体层12的表面平行的面中的P型半导体层14、ρ型半导体层24的延伸方向(长度方向)为〈110〉方向。在本实施方式中，第一和第二侧面18、28的晶面方位是接近{110}面的面。
[0038]优选地，在设P型半导体层14与P型半导体层24之间的距离为W1, η_型半导体层12的η型的杂质浓度为N1，从第一侧面18到第一空洞部20的距离为W2，第二半导体层14的P型的杂质浓度为N2时，满足0.7 ( W1VW2N2 ( 1.3的关系。
[0039]在满足上述关系时，通过交替配置的P型半导体层和η型半导体层而疑似地形成接近非掺杂的区域，可以实现更高的耐压。另外，P型的杂质浓度N2是从第一侧面18到第一空洞部20之间的第二半导体层14的平均浓度。通过在多个点测定杂质浓度，计算平均值，而求出平均浓度。
[0040]在η_型半导体层12的表面中，以与P型半导体层14和ρ型半导体层24连接的方式设置P型半导体区域(第四半导体层)32。另外，在P型半导体区域32的表面设置两个η型半导体区域(第五半导体层)34，在相邻的η型半导体区域34之间设置ρ型半导体区域(第六半导体层)36。
[0041]η型半导体区域34的η型杂质浓度比n_型半导体层12的η型杂质浓度高。另外，P+型半导体区域36的P型杂质浓度比P型半导体层14、P型半导体层24和ρ型半导体区域32的ρ型杂质浓度高。
[0042]ρ型半导体区域32用作M0SFET100的沟道区域(基极区域)。η型半导体区域34用作M0SFET100的源极区域，ρ+型半导体区域36用作M0SFET100的沟道接触区域(基极接触区域)。
[0043]在被ρ型半导体区域32和ρ型半导体区域32夹着的η—型半导体层12上设置栅极绝缘膜40。另外，在栅极绝缘膜40上设置栅极电极42。在栅极电极42上设置层间绝缘膜44。
[0044]栅极绝缘膜40是例如硅氧化膜。栅极电极42是例如含有η型杂质的多晶硅。另夕卜，层间绝缘膜44是例如硅氧化膜。
[0045]在η型半导体区域34和ρ+型半导体区域36上设置第一电极50。第一电极50是MOSFET100的源极电极。第一电极50是例如金属。
[0046]在η型衬底10的与η_型半导体层12相反侧的表面上设置第二电极52。第二电极52是M0SFET100的漏极电极。第二电极52是例如金属。
[0047]然后，说明本实施方式的半导体器件的制造方法的一例。图2 — 5是示出本实施方式的半导体器件的制造方法的图。
[0048]在含有η型杂质的单晶硅的衬底10的表面上，通过外延生长法形成含有η型杂质的单晶硅的η_型半导体层12。
[0049]然后，在η_型半导体层12的表面形成例如硅氧化膜的掩模材料60。通过例如利用CVD (化学气相淀积，Chemical Vapor Deposit1n)进行的膜堆积、光刻和RIE (反应离子蚀刻，Reactive 1n Etching)形成掩模材料60。
[0050]然后，以掩模材料60作为掩模,蚀刻n_型半导体层12,形成沟槽62 (图2)。蚀刻通过例如RIE进行。
[0051]图3是图2的状态的俯视图。图2相当于图3的AA剖面。沟槽62的延伸方向(长度方向:图中E1方向))是〈110〉方向。换言之，与沟槽62的延伸方向平行的侧面是{110}面。
[0052]然后，在沟槽62内通过外延生长法，以不填满沟槽62的程度的厚度形成含有P型杂质的第一半导体膜64 (图4)。第一半导体膜64是例如含有ρ型杂质的单晶娃。
[0053]然后，在第一半导体膜64上通过外延生长法以填满沟槽62而且形成空洞部(空孔)70的方式形成第二半导体膜66 (图5)。第二半导体膜66是ρ型杂质浓度比第一半导体膜64低的膜。第二半导体膜66是例如非掺杂的单晶硅。
[0054]通过例如CVD形成第一半导体膜64、第二半导体膜66。CVD的条件为例如以二氯硅烷(DCS =SiH2Cl2)和盐酸(HCl)为原料气体，在温度950°C— 1100°CUPa — 40kPa的减压下进行。作为原料气体，也可以使用例如硅烷(SiH4)、二氯硅烷(DCS)、三氯硅烷(TCS =SiHCl3)等的硅源气体，或这些硅源气体与盐酸(HCl)、氯气(Cl2)等的卤素气体的组合。
[0055]图6是示出沟槽内的外延膜生长速度的一例的图。示出几个不同的外延生长条件中的沟槽深度与沟槽内的外延膜生长速度的关系。各条件是例如改变了卤素气体的流量的条件。
[0056]在图示的条件下，用膜生长速度快的条件(高速外延)可以实现沟槽内的覆盖性差的条件，即，容易形成空孔的条件。在本实施方式中，用例如图5中的膜生长速度比较慢、覆盖性好的条件(条件a)形成第一半导体膜64。然后，用例如图5中的膜生长速度比较快、覆盖性差的条件(条件b)形成第二半导体膜66。
[0057]由此，在有意地形成空孔并控制其形状的同时，可以提高膜生长速度从而提高生产率。另外，空孔形状的控制不仅是外延生长条件的控制，也可以通过沟槽形状的控制、或沟槽形状的控制与外延生长条件的控制的组合来实现。
[0058]在填埋沟槽62之后，剥离掩模材料60。然后，通过例如CMP (化学机械抛光，Chemical Mechanical Polishing)把η型半导体层12、第一半导体膜64和第二半导体膜66的表面平坦化。
[0059]然后，通过例如杂质的离子注入和激活退火，形成ρ型半导体区域32、η型半导体区域34、ρ+型半导体区域36。然后，通过例如热氧化形成栅极绝缘膜40。
[0060]然后，通过用公知的制造方法形成栅极电极42、层间绝缘膜44、第一电极50和第二电极52，形成图1所示的M0SFET100。
[0061]另外，第一半导体膜64分别对应于高杂质浓度区域14a、24a，第二半导体膜66分别对应于低浓度杂质区域14b、24b。另外，空洞部70对应于空洞部20、30。
[0062]在埋入沟槽内的半导体层的内部有空洞部(空孔)时，例如，因杂质的激活退火、利用热氧化形成栅极绝缘膜等的热处理而产生表面迁移，有空孔形状变形的可能。如果这样，埋入沟槽内的半导体层内的P型杂质的分布从原来预想的分布变化。即、发生P型杂质的再分布，P型杂质量与η型杂质量的平衡被打破。由此，SJ结构导致的耐压提高的效果削弱，有耐压变差的可能。另外，表面迁移造成的空孔的变形程度因每个沟槽或每个芯片而不同的可能性高。因此，有MOSFET的特性变得不稳定的可能。
[0063]根据本实施方式的M0SFET100，空洞部(空孔)20,30存在于ρ型半导体层(第二半导体层)14、ρ型半导体层(第三半导体层)24的低杂质区域14b、24b的内部。因此，即使空孔因为迁移而变形了，也只是主要是低杂质区域14b、24b变形。因此，ρ型杂质的分布不会发生大的变化。因此，P型杂质保持按照设计的分布，实现特性稳定的M0SFET100。
[0064]另外，低杂质区域14b、24b与高浓度杂质区域14a、24a的ρ型杂质浓度的浓度差越大，抑制P型杂质的再分布造成的特性变动的效果越高。
[0065](实施方式2)
[0066]本实施方式的半导体器件，除了第二半导体层和第三半导体层的与第一半导体层表面平行的面处的延伸方向为〈100〉方向以外，与实施方式I相同。因此，对于与实施方式I重复的内容，省略记述。
[0067]图7是本实施方式的半导体器件的示意剖面图。本实施方式的半导体器件200中，包含P型半导体层(第二半导体层)14、Ρ型半导体层(第三半导体层)24的多个P型半导体层在η型半导体层12内并排配置，形成SJ结构。ρ型半导体层在〈100〉方向上并排配置。
[0068]ρ型半导体层14、ρ型半导体层24具有从η_型半导体层12表面侧看时朝图1的纸面里侧延伸的形状，各P型半导体层14、Ρ型半导体层24在η型半导体层12表面上平行地配置。换言之，与η—型半导体层12的表面平行的面中的ρ型半导体层14、ρ型半导体层24的延伸方向(长度方向)为〈100〉方向。在本实施方式中，第一和第二侧面18、28的晶面方位是接近{100}面的面。
[0069]图8是示出本实施方式的半导体器件的制造方法的图。图8是形成了沟槽的状态的俯视图。沟槽62的延伸方向(长度方向:图中E2方向)为〈100〉方向。换言之，与沟槽62的延伸方向平行的侧面是{100}面。
[0070]{100}面是与例如{110}面相比能量更稳定的面。如果第一和第二侧面18、28的晶面方位是{100}面，则空洞部(空孔)20、30的侧面也接近{100}面。因此，即使在空孔形成后进行热处理，由于{100}面是稳定面，所以也难以产生迁移造成的变形。因此，也难以产生P型杂质的再分布。
[0071]根据本实施方式，可以实现特性更稳定的M0SFET200。
[0072](实施方式3)
[0073]本实施方式的半导体器件与实施方式I的不同之处在于，在设第一空洞部和第二空洞部在与第一半导体层的表面平行的方向上的距离为D，第一空洞部的下端和第二空洞部的下端在与第一半导体层的表面垂直的方向上的距离为Cl1，第一空洞部的上端和第二空洞部的上端在与第一半导体层的表面垂直的方向上的距离为d2时，满足Cl1 < D且d2 < D的关系。以下，对于与实施方式I重复的内容，省略记述。
[0074]图9是本实施方式的半导体器件的示意剖面图。本实施方式的半导体器件300是具有超级结结构的纵型M0SFET。以下，以第一导电类型为η型、第二导电类型为ρ型的情况为例进行说明。
[0075]在本实施方式的半导体器件(MOSFET) 300中，设第一空洞部20和第二空洞部30在与η_型半导体层(第一半导体层)12的表面平行的方向(图中方向Α)上的距离为D。另夕卜，设第一空洞部20的下端和第二空洞部30的下端在与η_型半导体层12的表面垂直的方向(图中方向B)上的距离为Cl1，第一空洞部20的上端和第二空洞部30的上端在与第一半导体层12的表面垂直的方向(图中方向B)上的距离为d2。在这种情况下，满足Cl1 < D且d2 ^ D的关系。
[0076]图10是说明本实施方式的半导体器件的作用和效果的图。曲线图的横轴是空孔的长度L与空孔间的距离D的比。曲线图的纵轴是空孔端部的应力。示出相邻的空孔端部的距离d与空孔间的距离D的比大于I (d/D>l)的情况和小于等于I (d/D < I)的情况。
[0077]长度L是例如图9中的Lp距离D是例如图9中的D。另外，距离d是例如图9中的(I1、d2。
[0078]可以看出，像图10所示的那样，相邻的空孔端部的距离d与空孔间的距离D的比小于等于I的情况(d/D ( I)与大于I的(d/D>l)的情况相比，空孔端部的应力减小。这是因为，在空孔端部上的应力集中程度取决于d/D。如果空孔端部的应力高，则晶体中产生位错等的缺陷，有MOSFET的特性变差的可能。因此，如果利用满足Cl1 ( D、且d2彡D的关系的M0SFET300，则可以抑制空孔端部的应力，实现特性稳定的M0SFET。
[0079]在本实施方式中，优选地，在设第一空洞部20在与n_型半导体层12的表面垂直的方向(图中方向B)上的长度为L1时，满足L1 ^ D的关系。像图10所示的那样，在相邻的空孔端部的距离d与空孔间的距离D的比为小于等于I (d/D ( I)的情况下，L/D越大则空孔端部的应力越小。这是因为，空孔之间的干涉效应在应力缓和方向上作用。在L/D大于等于1，SP、L> D的情况下，空孔端部的应力充分地减小到不会产生位错等缺陷的程度。
[0080]以上，在实施方式中以第一导电类型为η型、第二导电类型为P型的情况为例进行了说明，但也可以是第一导电类型为P型、第二导电类型为η型的结构。
[0081]另外，在实施方式中，以ρ型半导体层的延伸方向为〈110〉和〈100〉的情况为例进行了说明，但也可以是P型半导体层的延伸方向为其它方向的结构。
[0082]另外，在实施方式中，以具有SJ结构的MOSFET为例进行了说明，但也可以在具有SJ结构的其它半导体器件中适用本发明。
[0083]另外，在实施方式中，作为半导体材料以单晶硅为例进行了说明，但也可以在其它的金刚石型结构或闪锌矿型结构的半导体材料，例如，锗、金刚石、砷化镓等中适用本发明。另外，在其它的晶体结构中也可以适用本发明的实施方式。
[0084]虽然说明了本发明的几个实施方式，但这些实施方式都是作为例子提出的，并非用来限定本发明的范围。这些新的实施方式可以以其它的各种方式实施，在不脱离发明的主要构思的范围内，可以进行各种省略、替换、变更。这些实施方式及其变形都包含在发明的范围和主要构思内，且包含在权利要求书所记载的发明及其等价的范围内。
【权利要求】
1.一种半导体器件，其特征在于，包括: 第一导电类型的第一半导体层； 第二导电类型的第二半导体层，设置在上述第一半导体层内，具有与上述第一半导体层相接的第一侧面和第一底部，在内部具有第一空洞部，第二导电类型的杂质浓度从上述第一侧面和上述第一底部朝着上述第一空洞部降低；以及 第二导电类型的第三半导体层，以使上述第一半导体层位于上述第三半导体层与上述第二半导体层之间的方式设置在上述第一半导体层内，具有与上述第一半导体层相接的第二侧面和第二底部，在内部具有第二空洞部，第二导电类型的杂质浓度从上述第二侧面和第二底部朝着上述第二空洞部降低。
2.如权利要求1所述的半导体器件，其特征在于: 在设上述第二半导体层和上述第三半导体层之间的距离为W1，上述第一半导体层的第一导电类型的杂质浓度为N1，从上述第一侧面到上述第一空洞部的距离为W2,上述第二半导体层的第二导电类型的杂质浓度为N2时，满足下述的关系:
0.7 ^ W1N1ZW2N2 <1.3。
3.如权利要求1所述的半导体器件，其特征在于: 在设上述第一空洞部和上述第二空洞部在与上述第一半导体层的表面平行的方向上的距离为D，上述第一空洞部的下端和上述第二空洞部的下端在与上述第一半导体层的表面垂直的方向上的距离为Cl1，上述第一空洞部的上端和上述第二空洞部的上端在与上述第一半导体层的表面垂直的方向上的距离为d2时，满足下述的关系: (11彡0且(12彡0。
4.如权利要求3所述的半导体器件，其特征在于: 在设上述第一空洞部在与上述第一半导体层的表面垂直的方向上的长度为L1时，满足下述的关系:
L1 ^ D0
5.如权利要求1所述的半导体器件，其特征在于: 上述第二半导体层和上述第三半导体层在与上述第一半导体层表面平行的面处的延伸方向为〈100〉方向。
6.如权利要求1所述的半导体器件，其特征在于: 在上述第二半导体层中，第二导电类型的杂质浓度从上述第一侧面和上述第一底部朝着上述第一空洞部降低一位数以上； 在上述第三半导体层中，第二导电类型的杂质浓度从上述第二侧面和第二底部朝着上述第二空洞部降低一位数以上。
7.如权利要求1所述的半导体器件，其特征在于: 上述第二半导体层和上述第三半导体层包含非掺杂区域。
8.如权利要求1所述的半导体器件，其特征在于: 上述第一半导体层、上述第二半导体层和上述第三半导体层是单晶硅。
9.如权利要求1所述的半导体器件，其特征在于，还包括: 第一导电类型的衬底，设置在上述第一半导体层的与上述第二半导体层和第三半导体层相反的一侧，上述衬底的第一导电类型的杂质浓度比上述第一半导体层高； 两个第二导电类型的第四半导体层，以将上述第一半导体层夹在之间的方式设置在上述第二半导体层和第三半导体层的与上述衬底和上述第一半导体层相反的一侧； 第一导电类型的第五半导体层，设置成在与上述第一半导体层、上述第二半导体层和上述第三半导体层之间夹着上述第四半导体层，上述第五半导体层的第一导电类型的杂质浓度比上述第一半导体层高； 栅极绝缘膜，设置在上述第四半导体层和被上述第四半导体层夹着的第一半导体层上； 栅极电极，设置在上述栅极绝缘膜上； 第一电极，设置在上述第五半导体层上；以及 第二电极，设置在上述衬底的与上述第一半导体层相反的一侧。
10.如权利要求9所述的半导体器件，其特征在于，还包括: 第二导电类型的第六半导体层，设置成在与上述第一半导体层、上述第二半导体层和上述第三半导体层之间夹着上述第四半导体层，上述第六半导体层的第二导电类型的杂质浓度比上述第四半导体层高， 上述第一电极设置在上述第六半导体层上。
【文档编号】H01L29/06GK104465758SQ201410028187
【公开日】2015年3月25日 申请日期:2014年1月22日 优先权日:2013年9月13日
【发明者】佐藤慎哉 申请人:株式会社东芝
【专利摘要】实施方式的半导体器件，包括：第一导电类型的第一半导体层；第二导电类型的第二半导体层，设置在第一半导体层内，具有与第一半导体层相接的第一侧面和第一底部，在内部具有第一空洞部，第二导电类型的杂质浓度从第一侧面朝着第一空洞部降低；以及第二导电类型的第三半导体层，以使第一半导体层位于第三半导体层与第二半导体层之间的方式设置在第一半导体层内，具有与第一半导体层相接的第二侧面和第二底部，在内部具有第二空洞部，第二导电类型的杂质浓度从第二侧面朝着第二空洞部降低。
【专利说明】半导体器件
[0001](相关申请)
[0002]本申请享受以日本专利申请2013-191130号(申请日:2013年9月13日)为基础申请的优先权。本申请通过援弓I该基础申请而包含该基础申请的全部内容。
【技术领域】
[0003]本发明的实施方式涉及半导体器件。
【背景技术】
[0004]作为同时实现高的耐压和低的接通电阻的功率控制用半导体器件，有在η型(或P型)的半导体层中埋入P型(或η型)的半导体层、包括把η型区域和P型区域交替排列得到的超级结结构(以下也称为“SJ结构”)的纵型MOSFET (Metal Oxide Semiconductor FieldEffect Transistor)。在SJ结构中，通过使n型区域中包含的n型杂质量与p型区域中包含的P型杂质量相等而疑似地制作非掺杂区域，实现高的耐压。同时，通过在高杂质浓度区域流过电流，可以实现低的接通电阻。
[0005]作为形成SJ结构的一种方法，有例如在η型的半导体层中形成沟槽，把P型的半导体埋入该沟槽内而设置P型的半导体层的方法。但是，在该方法中，容易在P型的半导体层内形成空洞部(空孔)。
【发明内容】
[0006]本发明的实施方式提供特性稳定的超级结结构的半导体器件。
[0007]实施方式的半导体器件包括:第一导电类型的第一半导体层；第二导电类型的第二半导体层，该第二半导体层设置在上述第一半导体层内，具有与上述第一半导体层相接的第一侧面和第一底部，在内部具有第一空洞部，第二导电类型的杂质浓度从上述第一侧面和上述第一底部朝着上述第一空洞部降低；以及第二导电类型的第三半导体层，该第三半导体层以使上述第一半导体层位于上述第三半导体层与上述第二半导体层之间的方式设置在上述第一半导体层内，具有与上述第一半导体层相接的第二侧面和第二底部，在内部具有第二空洞部，第二导电类型的杂质浓度从上述第二侧面和第二底部朝着上述第二空洞部降低。
【专利附图】
【附图说明】
[0008]图1是实施方式I的半导体器件的示意剖面图。
[0009]图2是示出实施方式I的半导体器件的制造方法的图。
[0010]图3是示出实施方式I的半导体器件的制造方法的图。
[0011]图4是示出实施方式I的半导体器件的制造方法的图。
[0012]图5是示出实施方式I的半导体器件的制造方法的图。
[0013]图6是示出沟槽内的外延膜生长速度的一例的图。
[0014]图7是实施方式2的半导体器件的示意剖面图。
[0015]图8是示出实施方式2的半导体器件的制造方法的图。
[0016]图9是实施方式3的半导体器件的示意剖面图。
[0017]图10是说明实施方式3的作用和效果的图。
【具体实施方式】
[0018]以下，参照【专利附图】
【附图说明】本发明的实施方式。另外，在以下的说明中，对相同的构件等赋予相同的符号，对于曾经说明过的构件等适当省略其说明。
[0019](实施方式I)
[0020]本实施方式的半导体器件包括:第一导电类型的第一半导体层；以及第二导电类型的第二半导体层，该第二半导体层设置在第一半导体层内，具有与第一半导体层相接的第一侧面和第一底部，在内部具有第一空洞部，第二导电类型的杂质浓度从第一侧面朝着第一空洞部降低，而且，包括:第二导电类型的第三半导体层，该第三半导体层以使得第一半导体层夹在第三半导体层与第二半导体层之间的方式设置在第一半导体层内，该第三半导体层具有与第一半导体层相接的第二侧面和第二底部，在内部具有第二空洞部，第二导电类型的杂质浓度从第二侧面朝着第二空洞部降低。
[0021]图1是本实施方式的半导体器件的示意剖面图。本实施方式的半导体器件100是包括超级结结构的纵型M0SFET。以下，以第一导电类型为η型、第二导电类型为P型时为例进行说明。另外，按η+型、η型、η—型的顺序，第一导电类型的杂质浓度降低。同样地，按ρ+型、P型、P—型的顺序，第二导电类型的杂质浓度降低。
[0022]本实施方式的半导体器件(MOSFET) 100在η型衬底10上包括η—型半导体层(第一半导体层)12。η型衬底10和η_型半导体层12是例如含有η型杂质的单晶娃。η_型半导体层12的η型杂质浓度比η型衬底10的η型杂质浓度低。η型杂质是例如磷(P)或砷(As)。
[0023]η型衬底10用作M0SFET100的漏区。另外，η—型半导体层12用作M0SFET100的漂移区。
[0024]多个P型半导体层(第二半导体层)14以在η_型半导体层12内延伸的方式设置。P型半导体层14是例如含有P型杂质的单晶硅。P型杂质是例如硼(B)。
[0025]P型半导体层14包括与η—型半导体层12相接的底部(第一底部)16和两个侧面(第一侧面)18。另外，P型半导体层14在内部具有空洞部(第一空洞部)20。
[0026]P型半导体层14包括底部16和侧面18周边的高杂质浓度区域14a和空洞部20周边的低浓度杂质区域14b。低浓度杂质区域14b的P型杂质浓度比高浓度杂质区域14a低。
[0027]由于具有高浓度杂质区域14a和低浓度杂质区域14b，p型半导体层14的p型杂质浓度从侧面(第一侧面)18朝着空洞部(第一空洞部)20降低。空洞部20被低浓度杂质区域14b包围。
[0028]低浓度杂质区域14b也可以是i型即非掺杂的半导体层。另外，也可以是η型的半导体层。另外，高浓度杂质区域14a与低浓度杂质区域14b之间的P型杂质浓度的变化可以是不连续的，也可以是连续的。
[0029]低浓度杂质区域14b的P型杂质浓度，优选地，比高浓度杂质区域14a低一位数以上，更优选地，低两位数以上。低浓度杂质区域14b与高浓度杂质区域14a的P型杂质浓度差越大，SJ结构越不容易发生伴随空洞部20的迁移造成的变形的特性变化。
[0030]多个P型半导体层(第三半导体层)24设置成，在η—型半导体层12内延伸，η—型半导体层12位于P型半导体层24与P型半导体层14之间。P型半导体层24是例如含有P型杂质的单晶硅。P型杂质是例如硼(B)。
[0031]P型半导体层24包括与η_型半导体层12相接的底部(第二底部)26和两个侧面(第二侧面)28。另外，P型半导体层24在内部具有空洞部(第二空洞部)30。
[0032]P型半导体层24包括底部26和侧面28周边的高杂质浓度区域24a和空洞部30周边的低浓度杂质区域24b。低浓度杂质区域24b的P型杂质浓度比高浓度杂质区域24a低。
[0033]由于具有高浓度杂质区域24a和低浓度杂质区域24b，p型半导体层24的p型杂质浓度从侧面(第二侧面)28朝着空洞部(第二空洞部)30降低。空洞部30被低浓度杂质区域24b包围。
[0034]低浓度杂质区域24b也可以是i型即非掺杂的半导体层。另外，也可以是η型的半导体层。另外，高浓度杂质区域24a与低浓度杂质区域24b之间的P型杂质浓度的变化也可以是连续的。
[0035]低浓度杂质区域24b的P型杂质浓度，优选地，比高浓度杂质区域24a低一位数以上，更优选地，低两位数以上。低浓度杂质区域24b与高浓度杂质区域24a的P型杂质浓度差越大，SJ结构越不容易发生伴随第二空洞部30的迁移造成的变形的特性变化。
[0036]在本实施方式的半导体器件100中，包含P型半导体层14、P型半导体层24的多个P型半导体层在n_型半导体层12内并排配置，形成SJ结构。P型半导体层在〈110〉方向上并排配置。
[0037]另外，如果从ιΓ型半导体层12表面侧看，P型半导体层14、P型半导体层24具有朝图1的纸面里侧延伸的形状，各P型半导体层14、ρ型半导体层24在与η_型半导体层12表面平行的面上平行配置。换言之，与η—型半导体层12的表面平行的面中的P型半导体层14、ρ型半导体层24的延伸方向(长度方向)为〈110〉方向。在本实施方式中，第一和第二侧面18、28的晶面方位是接近{110}面的面。
[0038]优选地，在设P型半导体层14与P型半导体层24之间的距离为W1, η_型半导体层12的η型的杂质浓度为N1，从第一侧面18到第一空洞部20的距离为W2，第二半导体层14的P型的杂质浓度为N2时，满足0.7 ( W1VW2N2 ( 1.3的关系。
[0039]在满足上述关系时，通过交替配置的P型半导体层和η型半导体层而疑似地形成接近非掺杂的区域，可以实现更高的耐压。另外，P型的杂质浓度N2是从第一侧面18到第一空洞部20之间的第二半导体层14的平均浓度。通过在多个点测定杂质浓度，计算平均值，而求出平均浓度。
[0040]在η_型半导体层12的表面中，以与P型半导体层14和ρ型半导体层24连接的方式设置P型半导体区域(第四半导体层)32。另外，在P型半导体区域32的表面设置两个η型半导体区域(第五半导体层)34，在相邻的η型半导体区域34之间设置ρ型半导体区域(第六半导体层)36。
[0041]η型半导体区域34的η型杂质浓度比n_型半导体层12的η型杂质浓度高。另外，P+型半导体区域36的P型杂质浓度比P型半导体层14、P型半导体层24和ρ型半导体区域32的ρ型杂质浓度高。
[0042]ρ型半导体区域32用作M0SFET100的沟道区域(基极区域)。η型半导体区域34用作M0SFET100的源极区域，ρ+型半导体区域36用作M0SFET100的沟道接触区域(基极接触区域)。
[0043]在被ρ型半导体区域32和ρ型半导体区域32夹着的η—型半导体层12上设置栅极绝缘膜40。另外，在栅极绝缘膜40上设置栅极电极42。在栅极电极42上设置层间绝缘膜44。
[0044]栅极绝缘膜40是例如硅氧化膜。栅极电极42是例如含有η型杂质的多晶硅。另夕卜，层间绝缘膜44是例如硅氧化膜。
[0045]在η型半导体区域34和ρ+型半导体区域36上设置第一电极50。第一电极50是MOSFET100的源极电极。第一电极50是例如金属。
[0046]在η型衬底10的与η_型半导体层12相反侧的表面上设置第二电极52。第二电极52是M0SFET100的漏极电极。第二电极52是例如金属。
[0047]然后，说明本实施方式的半导体器件的制造方法的一例。图2 — 5是示出本实施方式的半导体器件的制造方法的图。
[0048]在含有η型杂质的单晶硅的衬底10的表面上，通过外延生长法形成含有η型杂质的单晶硅的η_型半导体层12。
[0049]然后，在η_型半导体层12的表面形成例如硅氧化膜的掩模材料60。通过例如利用CVD (化学气相淀积，Chemical Vapor Deposit1n)进行的膜堆积、光刻和RIE (反应离子蚀刻，Reactive 1n Etching)形成掩模材料60。
[0050]然后，以掩模材料60作为掩模,蚀刻n_型半导体层12,形成沟槽62 (图2)。蚀刻通过例如RIE进行。
[0051]图3是图2的状态的俯视图。图2相当于图3的AA剖面。沟槽62的延伸方向(长度方向:图中E1方向))是〈110〉方向。换言之，与沟槽62的延伸方向平行的侧面是{110}面。
[0052]然后，在沟槽62内通过外延生长法，以不填满沟槽62的程度的厚度形成含有P型杂质的第一半导体膜64 (图4)。第一半导体膜64是例如含有ρ型杂质的单晶娃。
[0053]然后，在第一半导体膜64上通过外延生长法以填满沟槽62而且形成空洞部(空孔)70的方式形成第二半导体膜66 (图5)。第二半导体膜66是ρ型杂质浓度比第一半导体膜64低的膜。第二半导体膜66是例如非掺杂的单晶硅。
[0054]通过例如CVD形成第一半导体膜64、第二半导体膜66。CVD的条件为例如以二氯硅烷(DCS =SiH2Cl2)和盐酸(HCl)为原料气体，在温度950°C— 1100°CUPa — 40kPa的减压下进行。作为原料气体，也可以使用例如硅烷(SiH4)、二氯硅烷(DCS)、三氯硅烷(TCS =SiHCl3)等的硅源气体，或这些硅源气体与盐酸(HCl)、氯气(Cl2)等的卤素气体的组合。
[0055]图6是示出沟槽内的外延膜生长速度的一例的图。示出几个不同的外延生长条件中的沟槽深度与沟槽内的外延膜生长速度的关系。各条件是例如改变了卤素气体的流量的条件。
[0056]在图示的条件下，用膜生长速度快的条件(高速外延)可以实现沟槽内的覆盖性差的条件，即，容易形成空孔的条件。在本实施方式中，用例如图5中的膜生长速度比较慢、覆盖性好的条件(条件a)形成第一半导体膜64。然后，用例如图5中的膜生长速度比较快、覆盖性差的条件(条件b)形成第二半导体膜66。
[0057]由此，在有意地形成空孔并控制其形状的同时，可以提高膜生长速度从而提高生产率。另外，空孔形状的控制不仅是外延生长条件的控制，也可以通过沟槽形状的控制、或沟槽形状的控制与外延生长条件的控制的组合来实现。
[0058]在填埋沟槽62之后，剥离掩模材料60。然后，通过例如CMP (化学机械抛光，Chemical Mechanical Polishing)把η型半导体层12、第一半导体膜64和第二半导体膜66的表面平坦化。
[0059]然后，通过例如杂质的离子注入和激活退火，形成ρ型半导体区域32、η型半导体区域34、ρ+型半导体区域36。然后，通过例如热氧化形成栅极绝缘膜40。
[0060]然后，通过用公知的制造方法形成栅极电极42、层间绝缘膜44、第一电极50和第二电极52，形成图1所示的M0SFET100。
[0061]另外，第一半导体膜64分别对应于高杂质浓度区域14a、24a，第二半导体膜66分别对应于低浓度杂质区域14b、24b。另外，空洞部70对应于空洞部20、30。
[0062]在埋入沟槽内的半导体层的内部有空洞部(空孔)时，例如，因杂质的激活退火、利用热氧化形成栅极绝缘膜等的热处理而产生表面迁移，有空孔形状变形的可能。如果这样，埋入沟槽内的半导体层内的P型杂质的分布从原来预想的分布变化。即、发生P型杂质的再分布，P型杂质量与η型杂质量的平衡被打破。由此，SJ结构导致的耐压提高的效果削弱，有耐压变差的可能。另外，表面迁移造成的空孔的变形程度因每个沟槽或每个芯片而不同的可能性高。因此，有MOSFET的特性变得不稳定的可能。
[0063]根据本实施方式的M0SFET100，空洞部(空孔)20,30存在于ρ型半导体层(第二半导体层)14、ρ型半导体层(第三半导体层)24的低杂质区域14b、24b的内部。因此，即使空孔因为迁移而变形了，也只是主要是低杂质区域14b、24b变形。因此，ρ型杂质的分布不会发生大的变化。因此，P型杂质保持按照设计的分布，实现特性稳定的M0SFET100。
[0064]另外，低杂质区域14b、24b与高浓度杂质区域14a、24a的ρ型杂质浓度的浓度差越大，抑制P型杂质的再分布造成的特性变动的效果越高。
[0065](实施方式2)
[0066]本实施方式的半导体器件，除了第二半导体层和第三半导体层的与第一半导体层表面平行的面处的延伸方向为〈100〉方向以外，与实施方式I相同。因此，对于与实施方式I重复的内容，省略记述。
[0067]图7是本实施方式的半导体器件的示意剖面图。本实施方式的半导体器件200中，包含P型半导体层(第二半导体层)14、Ρ型半导体层(第三半导体层)24的多个P型半导体层在η型半导体层12内并排配置，形成SJ结构。ρ型半导体层在〈100〉方向上并排配置。
[0068]ρ型半导体层14、ρ型半导体层24具有从η_型半导体层12表面侧看时朝图1的纸面里侧延伸的形状，各P型半导体层14、Ρ型半导体层24在η型半导体层12表面上平行地配置。换言之，与η—型半导体层12的表面平行的面中的ρ型半导体层14、ρ型半导体层24的延伸方向(长度方向)为〈100〉方向。在本实施方式中，第一和第二侧面18、28的晶面方位是接近{100}面的面。
[0069]图8是示出本实施方式的半导体器件的制造方法的图。图8是形成了沟槽的状态的俯视图。沟槽62的延伸方向(长度方向:图中E2方向)为〈100〉方向。换言之，与沟槽62的延伸方向平行的侧面是{100}面。
[0070]{100}面是与例如{110}面相比能量更稳定的面。如果第一和第二侧面18、28的晶面方位是{100}面，则空洞部(空孔)20、30的侧面也接近{100}面。因此，即使在空孔形成后进行热处理，由于{100}面是稳定面，所以也难以产生迁移造成的变形。因此，也难以产生P型杂质的再分布。
[0071]根据本实施方式，可以实现特性更稳定的M0SFET200。
[0072](实施方式3)
[0073]本实施方式的半导体器件与实施方式I的不同之处在于，在设第一空洞部和第二空洞部在与第一半导体层的表面平行的方向上的距离为D，第一空洞部的下端和第二空洞部的下端在与第一半导体层的表面垂直的方向上的距离为Cl1，第一空洞部的上端和第二空洞部的上端在与第一半导体层的表面垂直的方向上的距离为d2时，满足Cl1 < D且d2 < D的关系。以下，对于与实施方式I重复的内容，省略记述。
[0074]图9是本实施方式的半导体器件的示意剖面图。本实施方式的半导体器件300是具有超级结结构的纵型M0SFET。以下，以第一导电类型为η型、第二导电类型为ρ型的情况为例进行说明。
[0075]在本实施方式的半导体器件(MOSFET) 300中，设第一空洞部20和第二空洞部30在与η_型半导体层(第一半导体层)12的表面平行的方向(图中方向Α)上的距离为D。另夕卜，设第一空洞部20的下端和第二空洞部30的下端在与η_型半导体层12的表面垂直的方向(图中方向B)上的距离为Cl1，第一空洞部20的上端和第二空洞部30的上端在与第一半导体层12的表面垂直的方向(图中方向B)上的距离为d2。在这种情况下，满足Cl1 < D且d2 ^ D的关系。
[0076]图10是说明本实施方式的半导体器件的作用和效果的图。曲线图的横轴是空孔的长度L与空孔间的距离D的比。曲线图的纵轴是空孔端部的应力。示出相邻的空孔端部的距离d与空孔间的距离D的比大于I (d/D>l)的情况和小于等于I (d/D < I)的情况。
[0077]长度L是例如图9中的Lp距离D是例如图9中的D。另外，距离d是例如图9中的(I1、d2。
[0078]可以看出，像图10所示的那样，相邻的空孔端部的距离d与空孔间的距离D的比小于等于I的情况(d/D ( I)与大于I的(d/D>l)的情况相比，空孔端部的应力减小。这是因为，在空孔端部上的应力集中程度取决于d/D。如果空孔端部的应力高，则晶体中产生位错等的缺陷，有MOSFET的特性变差的可能。因此，如果利用满足Cl1 ( D、且d2彡D的关系的M0SFET300，则可以抑制空孔端部的应力，实现特性稳定的M0SFET。
[0079]在本实施方式中，优选地，在设第一空洞部20在与n_型半导体层12的表面垂直的方向(图中方向B)上的长度为L1时，满足L1 ^ D的关系。像图10所示的那样，在相邻的空孔端部的距离d与空孔间的距离D的比为小于等于I (d/D ( I)的情况下，L/D越大则空孔端部的应力越小。这是因为，空孔之间的干涉效应在应力缓和方向上作用。在L/D大于等于1，SP、L> D的情况下，空孔端部的应力充分地减小到不会产生位错等缺陷的程度。
[0080]以上，在实施方式中以第一导电类型为η型、第二导电类型为P型的情况为例进行了说明，但也可以是第一导电类型为P型、第二导电类型为η型的结构。
[0081]另外，在实施方式中，以ρ型半导体层的延伸方向为〈110〉和〈100〉的情况为例进行了说明，但也可以是P型半导体层的延伸方向为其它方向的结构。
[0082]另外，在实施方式中，以具有SJ结构的MOSFET为例进行了说明，但也可以在具有SJ结构的其它半导体器件中适用本发明。
[0083]另外，在实施方式中，作为半导体材料以单晶硅为例进行了说明，但也可以在其它的金刚石型结构或闪锌矿型结构的半导体材料，例如，锗、金刚石、砷化镓等中适用本发明。另外，在其它的晶体结构中也可以适用本发明的实施方式。
[0084]虽然说明了本发明的几个实施方式，但这些实施方式都是作为例子提出的，并非用来限定本发明的范围。这些新的实施方式可以以其它的各种方式实施，在不脱离发明的主要构思的范围内，可以进行各种省略、替换、变更。这些实施方式及其变形都包含在发明的范围和主要构思内，且包含在权利要求书所记载的发明及其等价的范围内。
【权利要求】
1.一种半导体器件，其特征在于，包括: 第一导电类型的第一半导体层； 第二导电类型的第二半导体层，设置在上述第一半导体层内，具有与上述第一半导体层相接的第一侧面和第一底部，在内部具有第一空洞部，第二导电类型的杂质浓度从上述第一侧面和上述第一底部朝着上述第一空洞部降低；以及 第二导电类型的第三半导体层，以使上述第一半导体层位于上述第三半导体层与上述第二半导体层之间的方式设置在上述第一半导体层内，具有与上述第一半导体层相接的第二侧面和第二底部，在内部具有第二空洞部，第二导电类型的杂质浓度从上述第二侧面和第二底部朝着上述第二空洞部降低。
2.如权利要求1所述的半导体器件，其特征在于: 在设上述第二半导体层和上述第三半导体层之间的距离为W1，上述第一半导体层的第一导电类型的杂质浓度为N1，从上述第一侧面到上述第一空洞部的距离为W2,上述第二半导体层的第二导电类型的杂质浓度为N2时，满足下述的关系:
0.7 ^ W1N1ZW2N2 <1.3。
3.如权利要求1所述的半导体器件，其特征在于: 在设上述第一空洞部和上述第二空洞部在与上述第一半导体层的表面平行的方向上的距离为D，上述第一空洞部的下端和上述第二空洞部的下端在与上述第一半导体层的表面垂直的方向上的距离为Cl1，上述第一空洞部的上端和上述第二空洞部的上端在与上述第一半导体层的表面垂直的方向上的距离为d2时，满足下述的关系: (11彡0且(12彡0。
4.如权利要求3所述的半导体器件，其特征在于: 在设上述第一空洞部在与上述第一半导体层的表面垂直的方向上的长度为L1时，满足下述的关系:
L1 ^ D0
5.如权利要求1所述的半导体器件，其特征在于: 上述第二半导体层和上述第三半导体层在与上述第一半导体层表面平行的面处的延伸方向为〈100〉方向。
6.如权利要求1所述的半导体器件，其特征在于: 在上述第二半导体层中，第二导电类型的杂质浓度从上述第一侧面和上述第一底部朝着上述第一空洞部降低一位数以上； 在上述第三半导体层中，第二导电类型的杂质浓度从上述第二侧面和第二底部朝着上述第二空洞部降低一位数以上。
7.如权利要求1所述的半导体器件，其特征在于: 上述第二半导体层和上述第三半导体层包含非掺杂区域。
8.如权利要求1所述的半导体器件，其特征在于: 上述第一半导体层、上述第二半导体层和上述第三半导体层是单晶硅。
9.如权利要求1所述的半导体器件，其特征在于，还包括: 第一导电类型的衬底，设置在上述第一半导体层的与上述第二半导体层和第三半导体层相反的一侧，上述衬底的第一导电类型的杂质浓度比上述第一半导体层高； 两个第二导电类型的第四半导体层，以将上述第一半导体层夹在之间的方式设置在上述第二半导体层和第三半导体层的与上述衬底和上述第一半导体层相反的一侧； 第一导电类型的第五半导体层，设置成在与上述第一半导体层、上述第二半导体层和上述第三半导体层之间夹着上述第四半导体层，上述第五半导体层的第一导电类型的杂质浓度比上述第一半导体层高； 栅极绝缘膜，设置在上述第四半导体层和被上述第四半导体层夹着的第一半导体层上； 栅极电极，设置在上述栅极绝缘膜上； 第一电极，设置在上述第五半导体层上；以及 第二电极，设置在上述衬底的与上述第一半导体层相反的一侧。
10.如权利要求9所述的半导体器件，其特征在于，还包括: 第二导电类型的第六半导体层，设置成在与上述第一半导体层、上述第二半导体层和上述第三半导体层之间夹着上述第四半导体层，上述第六半导体层的第二导电类型的杂质浓度比上述第四半导体层高， 上述第一电极设置在上述第六半导体层上。
【文档编号】H01L29/06GK104465758SQ201410028187
【公开日】2015年3月25日 申请日期:2014年1月22日 优先权日:2013年9月13日
【发明者】佐藤慎哉 申请人:株式会社东芝
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