非易失性存储器件及其制造方法
【专利摘要】本发明提供一种非易失性存储器件及其制造方法，该非易失性存储器件包括：衬底；在衬底中的沟槽；第一栅极图案，包括第一底部栅电极，该第一底部栅电极具有在沟槽中的第一部分和在第一部分上并且相对于衬底的上表面在向上方向上突出的第二部分。第二栅极图案包括第二栅电极，其在衬底上位于第一栅极图案的一侧并且与第一栅极图案绝缘。杂质区存在于衬底中位于第一栅极图案的与第二栅极图案相反的一侧，并且重叠沟槽的部分。
【专利说明】非易失性存储器件及其制造方法
【技术领域】
[0001]本发明构思涉及非易失性存储器件及其制造方法。
【背景技术】
[0002]半导体存储器件大体上分为易失性存储器件和非易失性存储器件。
[0003]易失性存储器件的特征在于，在用于该器件的电源被断开时，其丢失存储的数据。易失性存储器件的示例包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。另一方面，非易失性存储器件即使在电源被中断时也保持存储的数据。非易失性存储器件的示例包括只读存储器(ROM)、可编程只读存储器(PR0M)、可擦除可编程只读存储器(EPR0M)、电可擦可编程只读存储器(EEPROM)、快闪存储器和利用可编程的电阻材料的非易失性存储器，诸如相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)和电阻式随机存取存储器(RRAM)。
【发明内容】
[0004]本发明构思的方面提供一种非易失性存储器件，该非易失性存储器件能够利用形成在衬底中的边缘结构来改善擦除和编程操作的效率。结果，所得器件能够以提高的可靠性操作，并且能够通过集成进一步减小尺寸。
[0005]本发明构思的方面还提供一种制造非易失性存储器件的方法。
[0006]在一个方面中，一种非易失性存储器件包括:衬底；在衬底中的沟槽；第一栅极图案，包括第一底部栅电极，该第一底部栅电极具有在沟槽中的第一部分和在第一部分上并且相对于衬底的上表面在向上方向上突出的第二部分；第二栅极图案，包括第二栅电极，该第二栅电极在衬底上位于第一栅极图案的一侧并且与第一栅极图案绝缘；以及杂质区，在衬底中位于第一栅极图案的与第二栅极图案相反的一侧，并且重叠沟槽的部分。
[0007]在一些实施方式中，沟槽具有第一宽度，第一底部栅电极的第二部分具有第二宽度，其中第一宽度小于第二宽度。
[0008]在一些实施方式中，沟槽被第一底部栅电极的第二部分完全地重叠。
[0009]在一些实施方式中，杂质区覆盖沟槽的底表面的至少一部分和沟槽的侧表面。
[0010]在一些实施方式中，第一栅极图案还包括在沟槽与第一底部栅电极的第一部分之间的第一栅极绝缘层以及在第一底部栅电极上的第一顶部栅电极，其中第一顶部栅电极和第一底部栅电极的每个均不重叠第二栅电极。
[0011 ] 在一些实施方式中，第一栅极绝缘层共形地形成在沟槽中。
[0012]在一些实施方式中，第一栅极绝缘层包括在沟槽的底表面上的第一底部栅极绝缘层，其中第一底部栅极绝缘层在其中沟槽的底表面与沟槽的侧表面相接的区域处最薄。
[0013]在一些实施方式中，第一栅极图案还包括插置在第一底部栅电极和第一顶部栅电极之间的电极间绝缘层，第一栅极图案包括存储晶体管栅极，第二栅极图案包括选择晶体管栅极。[0014]在一些实施方式中，第一栅极图案还包括在沟槽与第一底部栅电极的第一部分之间的第一栅极绝缘层，第二栅极图案还包括第二栅极绝缘层，其中第一栅极绝缘层和第二栅极绝缘层的每个包括硅氧化物，第一栅极绝缘层的厚度不同于第二栅极绝缘层的厚度。
[0015]在一些实施方式中，第一栅极绝缘层的厚度大于第二栅极绝缘层的厚度。
[0016]在一些实施方式中，第一栅极图案还包括间隔物，该间隔物在衬底上与杂质区相邻并且在第一栅极图案的侧表面上的，其中沟槽被间隔物的一部分重叠。
[0017]在另一方面中，一种非易失性存储器件包括:衬底；第一栅极图案，包括:第一底部栅电极，具有被埋入衬底中的第一部分和在衬底上的第二部分；以及在第一底部栅电极上的第一顶部栅电极；第二栅极图案，包括在衬底上与第一栅极图案的一侧相邻的第二栅电极；以及杂质区，在衬底中位于第一栅极图案的与第二栅极图案相反的一侧，并且在第一底部栅电极的第一部分的至少一部分下，其中第一底部栅电极的第一部分比第一底部栅电极的第二部分窄，其中第二栅极图案的阈值电压不同于第一栅极图案的阈值电压。
[0018]在一些实施方式中，第一底部栅电极的第一部分被第二部分完全地重叠。
[0019]在一些实施方式中，衬底包括形成在其中的沟槽，第一底部栅电极的第一部分填充沟槽，杂质区覆盖沟槽的底表面的至少一部分和沟槽的侧表面。
[0020]在一些实施方式中,第一底部栅电极、第一顶部栅电极和第二栅电极包括多晶娃。
[0021]在另一方面中，一种非易失性存储器件包括:衬底，具有沟槽；在衬底上的存储晶体管的第一栅极，第一栅极的第一部分部分地在沟槽中并且部分地在沟槽上方，第一栅极的第二部分在第一部分上并且通过电极间绝缘层与第一部分绝缘，第一栅极的第一部分通过第一栅极绝缘层与沟槽绝缘；在衬底上位于第一栅极的一侧的选择晶体管的第二栅极，第二栅极通过阻挡绝缘层与第一栅极绝缘，第二栅极通过第二栅极绝缘层与衬底绝缘；以及在衬底中位于沟槽的一侧的杂质区，杂质区位于第一栅极的与第二栅极相反的一侧。
[0022]在一些实施方式中，沟槽具有底部和侧壁，并且其中杂质区还位于衬底中在沟槽的侧壁和底部的至少一部分处，使得部分地在沟槽中的第一栅极的第一部分的部分至少部分地在杂质区上。
[0023]在一些实施方式中，第一栅极绝缘层和第二栅极绝缘层具有不同的厚度。
[0024]在一些实施方式中，第一栅极的第一部分包括存储晶体管的电荷储存区并且其中第一栅极的第二部分包括存储晶体管的控制栅。
[0025]在一些实施方式中，沟槽具有底部和侧壁，并且其中第一栅极绝缘层在沟槽的底部和侧壁相接的区域相对较薄。
【专利附图】
【附图说明】
[0026]通过参考附图详细描述本发明构思的示例性实施方式，本发明构思的以上和其它方面及特征将变得更加明显，在附图中:
[0027]图1是示出根据本发明构思的实施方式的非易失性存储器件的存储单元阵列的图示；
[0028]图2是根据本发明构思的一实施方式的非易失性存储器件的布局图；
[0029]图3是图2中示出的非易失性存储器件的截面图；
[0030]图4是根据图2和图3的实施方式的非易失性存储器件的修改示例的截面图；[0031]图5是根据本发明构思的另一实施方式的非易失性存储器件的截面图；
[0032]图6A至图14是示出根据本发明构思的一实施方式的非易失性存储器件的制造方法中包括的中间工艺的视图；
[0033]图15和图16是示出根据本发明构思的另一实施方式的非易失性存储器件的制造方法中包括的中间工艺的视图；
[0034]图17是包括根据本发明构思的一些实施方式的非易失性存储器件的存储系统的框图；
[0035]图18是图17中示出的存储系统的应用示例的框图；以及
[0036]图19是包括图18的存储系统的计算机系统的框图。
【具体实施方式】
[0037]现在，在下文中将参考附图更全面地描述本发明构思，在附图中示出了本发明构思的优选实施方式。然而，本发明构思可以以许多不同的形式实施并且不应被理解为限于在此阐述的实施方式。而是，提供这些实施方式使得本公开将全面和完整，并且将向本领域的技术人员传达本发明构思的范围。相同的附图标记在整个说明书中表示相同的组件。在附图中，为了清晰，夸大了层和区域的厚度。
[0038]将理解，当一元件或层被称为“连接到”或“耦接到”另一元件或层时，它可以直接连接到或耦接到另一元件或层，或者可以存在居间元件或层。相反，当一元件被称为“直接连接到”或“直接耦接到”另一元件或层时，则没有居间元件或层存在。相同的附图标记始终指代相同的元件。在此使用时，术语“和/或”包括一个或多个相关列举项目的任意和所
有组合。
[0039]还将理解，当一层被称为在另一层或衬底“上”时，它可以直接在所述另一层或衬底上，或者也可以存在居间层。相反，当一元件被称为“直接在”另一元件“上”时，则没有居间元件存在。
[0040]将理解，虽然术语第一、第二等可以在此使用以描述不同的元件，但是这些元件不应受到这些术语限制。这些术语仅被用于区分一个元件与另一元件。因而，例如，以下讨论的第一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分，而不脱离本发明构思的教导。
[0041]在描述本发明构思的文本中(尤其是在权利要求的文本中)使用的术语“一”和“所述”以及类似指示物将被理解为涵盖单数和复数二者，除非在此另有表示或者与上下文明显冲突。术语“包括”、“具有”、“包含”等将被理解为开放式术语(即，指的是“包括但不限于”)，除非另外说明。
[0042]除非另外地定义，在此使用的所有技术和科学术语具有与本发明构思所属的领域中的普通技术人员通常理解的相同含义。注意到，在此提供的任何和所有示例或示例性术语的使用仅旨在更好地说明本发明构思，而不是对本发明构思的范围的限制，除非另作说明。此外，除非另外地限定，在通用字典中定义的所有术语可以不被过度地解释。
[0043]在下文中，将参考图1描述根据本发明构思的实施方式的非易失性存储器件的存储单元阵列。
[0044]图1是示出根据本发明构思的实施方式的非易失性存储器件的存储单元阵列10的图示。
[0045]在图1中，存储单元包括一对晶体管、单个选择晶体管和单个存储晶体管。然而，这种结构仅是为了易于描述而采用的一种示例，将理解的是本发明构思不限于这种示例。在备选实施方式的示例中，多个存储晶体管可连接到单个选择晶体管以形成非易失性存储器件的存储单元。在其它示例中，可以采用其它结构。
[0046]参考图1，非易失性存储器件的存储单元阵列10包括至少一个存储单元块20 (也称为“扇区”)和位线选择开关块30。
[0047]存储单元块20包括布置成矩阵的多个存储单元MC。每个存储单元MC可以包括两个晶体管，也就是，存储晶体管Tl和选择晶体管T2。存储晶体管Tl保存数据，选择晶体管T2操作以选择存储晶体管Tl。在一些实施方式中，存储晶体管Tl可以包括浮置栅隧道氧化物型晶体管，该浮置栅隧道氧化物型晶体管包括浮置栅FG和控制栅CG。选择晶体管T2可以包括选择栅SG。
[0048]每个存储单元MC中的选择晶体管T2连接在沿着行方向延伸的多条字线WLO至WLm中的每条与沿着列方向延伸的多条位线BLO至BLn中的每条之间。每个存储单元MC中的存储晶体管Tl被放置在沿着行方向延伸的多条选择线SLO至SLm中的每条与沿着列方向延伸的位线BLO至BLn中的每条之间。以此方式，在存储单元块20的每行中布置的存储晶体管Tl的控制栅CG共同连接到选择线SLO至SLm中的相应一条。此外，在存储单元块20的每行中布置的选择晶体管T2的选择栅SG共同连接到字线WLO至WLm中的相应一条。
[0049]选择晶体管T2具有连接到存储晶体管Tl的第一端子和连接到公共源线CSl的第二端子。取决于应用，可以对存储单元阵列10的每行、每列或每个扇区或对整个存储器提供公共源线CSl。
[0050]位线选择开关块30包括多个位线选择开关T40至T4n，每个位线选择开关选择一列存储单元MC。对于沿着列方向布置的预定数量的存储单元MC (例如，m个存储单元MC，其中m是自然数)，每个位线选择开关T40至T4n可以以开关晶体管的形式实施。位线选择开关Τ40至Τ4η分别将多条全局位线GBLO至GBLn连接到局部位线BLO至BLn，并且分别被位线选择开关线SSGO至SSGn (其沿着行方向延伸以平行于字线WLO至WLm)控制。
[0051]位线选择开关T40至T4n可以位于半导体衬底的具有与存储单元MC所处的区域相同的导电类型的区或区域中。例如，如果存储单元MC位于第一导电类型区域40中，则位线选择开关Τ40至Τ4η也可以位于第一导电类型区域40中。在不同的实施方式中，位线选择开关Τ40至Τ4η可以包括例如PMOS晶体管、NMOS晶体管、或CMOS晶体管、或者另一种适当的开关器件。
[0052]控制器60可以在编程操作期间解码从外部源接收的地址Addr，并且选择与所解码的地址Addr相应的块。控制器60可以解码地址Addr中的行地址和列地址，并且基于所解码的行和列地址而选择性地激活或不激活选择线SLO至SLm和位线选择开关线SSGO至SSGn。为了执行上述操作，控制器60可以包括X解码器和Y解码器并且可以进一步包括命令解码器。
[0053]现在将参考图2和图3描述根据本发明构思的一实施方式的非易失性存储器件。
[0054]图2是根据本发明构思的一实施方式的非易失性存储器件I的布局图。图3是图2中示出的非易失性存储器件I的截面图。具体地，图3是沿图2的轴线A-A’截取的截面图。
[0055]参考图2，多个器件隔离层105形成在衬底100中以在第一方向DRl上延伸。器件隔离层105限定有源区。器件隔离层105可以布置成矩阵。
[0056]第一杂质区102形成在沿着第二方向DR2布置的器件隔离层105之间。第一杂质区102沿着第二方向DR2延伸。第一杂质区102的宽度可以大于在第一方向DRl上彼此相邻的器件隔离层105之间的间隔的宽度。第二杂质区104形成在沿着第一方向DRl延伸的器件隔离层105的侧表面之间。
[0057]第一栅极图案Gl和第二栅极图案G2沿着第二方向DR2延伸。也就是说，第一栅极图案Gl和第二栅极图案G2沿着与器件隔离层105延伸的方向不同的方向延伸。成对的第一栅极图案Gl和第二栅极图案G2分别形成在器件隔离层105的端部处。第一栅极图案Gl和第二栅极图案G2彼此相邻地形成。第一栅极图案Gl形成为与第一杂质区102相接，第二栅极图案G2形成为与第二杂质区104相接。第一栅极图案Gl相应于图1的存储晶体管Tl，第二栅极图案G2相应于图1的选择晶体管T2。
[0058]导电插塞106形成在第二杂质区104上并且电连接到第二杂质区104。
[0059]参考图3，非易失性存储器件I包括第一栅极图案G1、第二栅极图案G2和第一杂质区102。
[0060]衬底100包括形成在其中的第一沟槽110t。在图3的示例实施方式中，第一沟槽Iiot被描绘为大体盒形。然而，第一沟槽IlOt的形状不限于盒形状。也就是说，第一沟槽IlOt可以具有包括边缘、圆化的边缘或尖端以导致电场集中的任何形状。第一沟槽IlOt可具有第一宽度W1。在第一沟槽IlOt具有倾斜或锥形的侧表面的情形下，第一沟槽IlOt的宽度可以被限定为第一沟槽IlOt的最宽部分的宽度。衬底100包括多种适当的衬底材料和形式中的任一种，例如，体硅衬底或绝缘体上硅(SOI)衬底。备选地，衬底100可以包括硅衬底或由另一种材料诸如硅锗、铟锑化物、铅碲化物、铟砷化物、铟磷化物、镓砷化物或镓锑化物制成的衬底。然而，形成衬底100的材料不限于上述示例材料。在根据本发明构思的半导体器件的制造方法中，为了描述示例性实施方式的目的，假定衬底100是硅衬底。
[0061]第一栅极图案Gl形成在其中形成第一沟槽IlOt的区域中。第一栅极图案Gl包括第一底部栅电极110、第一顶部栅电极120、第一栅极绝缘层130和电极间绝缘层140。
[0062]第一底部栅电极110包括形成在第一沟槽IlOt中的第一部分I IOa和形成在衬底100上的第二部分110b。也就是说，第一底部栅电极110的第一部分IlOa被埋入衬底100中，第一底部栅电极110的第二部分I IOb相对于衬底100在向上方向上突出。第一底部栅电极110可以包括多晶硅或其它适当的栅极材料；然而，实施方式不限于此。
[0063]第一底部栅电极110的第二部分IIOb可具有第二宽度W2,第一底部栅电极110的第一部分IlOa可具有第三宽度W3。在根据当前实施方式的非易失性存储器件I中，第一底部栅电极110的第二部分IlOb比第一沟槽IlOt的宽度Wl宽。第一沟槽110t，其比第一底部栅电极110的第二部分IlOb窄，可以被第一底部栅电极110的第二部分IlOb完全地重叠或覆盖。
[0064]因为第一底部栅电极110的第一部分IlOa形成为延伸到第一沟槽IlOt中，所以其比第一底部栅电极110的第二部分IlOb窄。因而，第一底部栅电极110的第一部分IlOa可以被第一底部栅电极110的第二部分IlOb完全地重叠。[0065]在根据当前实施方式的非易失性存储器件I中，第一底部栅电极110可以包括适于存储电荷的电荷存储区，例如，适于存储电子的浮置栅。
[0066]第一栅极绝缘层130插置在第一沟槽IlOt的内部侧壁和底部与第一底部栅电极110之间。在一些实施方式中，第一栅极绝缘层130形成在第一沟槽IlOt与第一底部栅电极110的第一部分IlOa之间以及形成在衬底100与第一底部栅电极110的第二部分IlOb之间。也就是说，因为第一沟槽IlOt比第一底部栅电极110的第二部分IlOb窄，所以第一栅极绝缘层130的一部分形成在衬底100与第一底部栅电极110的第二部分IlOb之间。
[0067]第一栅极绝缘层130可具有第一厚度tl并且可以共形地形成在第一沟槽IlOt中。第一栅极绝缘层130可以包括例如硅氧化物。第一栅极图案Gl中包括的第一栅极绝缘层130可以是隧道氧化物，之前被存储或将被存储在第一底部栅电极110中的电子被允许穿过该隧道氧化物。
[0068]第一顶部栅电极120形成在第一底部栅电极110上。第一顶部栅电极120可以包括多晶硅；然而，实施方式不限于此。
[0069]在根据当前实施方式的非易失性存储器件I中，第一顶部栅电极120可以包括控制第一栅极图案Gl的控制栅。
[0070]电极间绝缘层140插置在第一顶部栅电极120和第一底部栅电极110之间。也就是说，电极间绝缘层140形成在第一底部栅电极110的第二部分IlOb上。电极间绝缘层140防止第一底部栅电极110中存在的电子流入第一顶部栅电极120中。
[0071]在一些实施方式中，电极间绝缘层140可以包括其中例如氧化物、氮化物和氧化物顺序层叠的结构。也就是说，电极间绝缘层140可具有氧化物-氮化物-氧化物(ONO)结构。
[0072]阻挡绝缘层150可以覆盖第一栅极图案Gl的电极结构110、120和140的外部顶部和侧壁部分。也就是说，阻挡绝缘层150围绕第一底部栅电极110的相对于衬底100在向上方向上突出的第二部分IlOb的外部部分、电极间绝缘层140的外部部分、以及第一顶部栅电极120的外部部分。阻挡绝缘层150可以使第一栅极图案Gl的电极结构110、120和140与外部电绝缘。阻挡绝缘层150可以共形地覆盖第一栅极图案Gl的电极结构110、120和140的外部。阻挡绝缘层150可以包括例如氧化物或其它适当的绝缘材料。
[0073]第二栅极图案G2可以位于衬底100上与第一栅极图案Gl的一侧相邻的位置处。在一些实施方式中，第二栅极图案G2包括第二栅极绝缘层220和第二栅电极210。
[0074]第二栅电极210与第一栅极图案Gl绝缘。如在此描述的，第一栅极图案Gl的外部被阻挡绝缘层150围绕。因为第二栅极图案G2与第一栅极图案Gl绝缘，所以第二栅极图案G2的阈值电压被独立于第一栅极图案Gl的阈值电压控制,第二栅极图案G2的阈值电压不同于第一栅极图案Gl的阈值电压。
[0075]因为第二栅电极210邻近第一栅极图案Gl形成，所以其在竖直方向上不重叠第一顶部栅电极120和第一底部栅电极110。
[0076]第二栅电极210可以包括例如硅或金属。具体地，第二栅电极210可以包括多晶硅(poly-Si)、非晶硅(a-Si)、钛(Ti)、钛氮化物(TiN)、钽氮化物(TaN)、铝(Al)及其组合中的一种，或者可以包括其它适当的栅极结构材料。
[0077]在根据实施方式的非易失性存储器件I中，第一栅极图案Gl和第二栅极图案G2中包括的第一底部栅电极110、第一顶部栅电极120和第二栅电极210可以包括多晶硅。也就是说，第一栅极图案Gl和第二栅极图案G2可以采取3-poly分离式栅结构。
[0078]第二栅极绝缘层220插置在衬底100和第二栅电极210之间。与位于沟槽的侧壁和下表面上的第一栅极绝缘层130不同，第二栅极绝缘层220形成在衬底100的上表面上。第二栅极绝缘层220可以是娃氧化物层、Si0N、Gex0yNz、GexSiy0z、高k电介质层、这些材料的组合或这些材料的连续堆叠。高k电介质层可以包括铪氧化物、铪硅氧化物、镧氧化物、镧招氧化物、错氧化物、错娃氧化物、钽氧化物、钛氧化物、钡银钛氧化物、钡钛氧化物、银钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的一种或多种；然而，实施方式不限于此。
[0079]在根据本实施方式的非易失性存储器件I中，第一栅极绝缘层130和第二栅极绝缘层220可以包括硅氧化物。第二栅极绝缘层220可具有第二厚度t2，第二栅极绝缘层220的厚度t2可以不同于第一栅极绝缘层130的厚度tl。例如，在一些实施方式中，第一栅极绝缘层130的厚度tl可以大于第二栅极绝缘层220的厚度t2。
[0080]第一栅极图案Gl还可以包括形成在其侧表面上的第一间隔物160。也就是说，第一间隔物160可以形成在第一栅极图案Gl的与第二栅极图案G2不相邻的侧表面上。第二栅极图案G2还可以包括形成在其侧表面上的第二间隔物230。也就是说，第二间隔物230可以形成在第二栅极图案G2的与第一栅极图案Gl不相邻的侧表面上。图案间间隔物162可以形成在第一栅极图案Gl和第二栅极图案G2之间。图案间间隔物162还可以与阻挡绝缘层150 —起起作用以使第一栅极图案Gl和第二栅极图案G2彼此电绝缘。
[0081]第一间隔物160、第二间隔物230和图案间间隔物162可以包括例如硅氮化物层、硅氮氧化物层、硅氧化物层或硅碳氮化物(SiOCN)层或其它适当的绝缘层。在图3的图示中，第二间隔物230和图案间间隔物162的每个被显示为单层。然而，本发明构思不限于此，第二间隔物230和图案间间隔物162的每个可以被形成为多层。
[0082]第一间隔物160的更靠近阻挡绝缘层150的部分162可以形成在与图案间间隔物162相同的层级上。第一间隔物160的更远离阻挡绝缘层150的部分164可以形成在与第二间隔物230相同的层级上。这里，如果元件被称为形成在相同的层级上，则这指的是这些元件在相同的制造工艺期间形成。
[0083]在根据图3中描绘的实施方式的非易失性存储器件I中，第一间隔物160可以比图案间间隔物162宽。参考此处将参考图6A至图14描述的非易失性存储器件的制造方法，第一间隔物160的宽度可以实质上等于第二间隔物230的宽度和图案间间隔物162的宽度的总和。
[0084]参考图2和图3，第一杂质区102形成在第一栅极图案Gl的与相应的第二栅极图案G2相反的一侧。也就是说，第一杂质区102形成在第一栅极图案Gl的与第二栅极图案G2不相邻的一侧。在一些实施方式中，第一杂质区102可以是共同连接到相邻的第一栅极图案Gl的源极/漏极，因而被相邻的第一栅极图案Gl共用。
[0085]第一杂质区102可以重叠第一沟槽IlOt的部分。具体地，第一杂质区102可以部分地位于第一沟槽Iiot的底表面下，例如如图3所示。在此示例实施方式中，第一杂质区102覆盖第一沟槽IlOt的底表面的部分和第一沟槽IlOt的侧表面。第一杂质区102覆盖第一沟槽IlOt的与第二栅极图案G2的位置相反的侧表面。如图3的实施方式中所示，第一杂质区102可以配置为覆盖第一沟槽IlOt的全部边缘。
[0086]在根据当前实施方式的非易失性存储器件I中，第一底部栅电极110的形成在第一沟槽IlOt中的第一部分IlOa的部分可以在竖直方向上重叠第一杂质区102的至少一部分。
[0087]在一些实施方式中，第一杂质区102的底表面在位置上低于第一沟槽IlOt的底表面。
[0088]因为第一杂质区102覆盖第一沟槽IlOt的底表面的部分和第一沟槽IlOt的侧表面，所以第一底部栅电极110中存储的电子能够被有效地去除。如果第一底部栅电极110和第一杂质区102之间出现电压差，则电场集中于第一沟槽IlOt的边缘部分。电场的集中导致第一底部栅电极110中存储的电子容易地逸入第一杂质区102中。
[0089]此外，因为第一底部栅电极110的部分被埋入衬底100中，所以与其中第一底部栅电极110平坦地形成在衬底100上的结构相比，第一栅极图案Gl的沟道长度相对较大。结果，第一栅极图案的结构有助于进一步集成，同时保持第一栅极图案的沟道长度，同时最小化对短沟道效应的敏感度。
[0090]此外，在穿过第二栅极图案G2的沟道的电子中，被称为弹道电子的某些电子可以穿透第一沟槽Iiot的侧表面而被存储在第一底部栅电极110中。
[0091]在一些实施方式中，非易失性存储器件I还包括第二杂质区104，第二杂质区104形成在第二栅极图案G2的与第一栅极图案Gl的一侧相反的一侧。第二杂质区104可以包括共同连接到相邻第二栅极图案G2的源极/漏极。
[0092]导电插塞106设置在第二杂质区104上并且形成在覆盖第一栅极图案Gl和第二栅极图案G2的层间绝缘膜108中。
[0093]现在将参考图4描述根据图2和图3的实施方式的非易失性存储器件I的修改示例。除了因为第一栅极绝缘层130不是共形的，所以其厚度变化之外，修改示例实质上与图2和图3的实施方式相同。因此，以下描述将集中于图4的实施方式与图2和图3的实施方式之间的差异。
[0094]图4是根据图2和图3的实施方式的非易失性存储器件I的修改示例的截面图。具体地，图4是第一栅极图案Gl的第一底部栅电极110的局部放大视图。
[0095]参考图4，第一栅极绝缘层130包括第一底部栅极绝缘层130b和第一侧部栅极绝缘层130s。第一底部栅极绝缘层130b形成在第一沟槽IlOt的底表面上，第一侧部栅极绝缘层130s形成在第一沟槽IlOt的侧表面上。
[0096]形成在第一沟槽IlOt的底表面上的第一底部栅极绝缘层130b的厚度变化并且不是均一的。也就是说，第一底部栅极绝缘层130b在接近第一沟槽IlOt的边缘的区域中具有第三厚度t3。第一底部栅极绝缘层130b在第一沟槽IlOt的底表面的中心区域中具有不同于第三厚度t3的第四厚度t4。在靠近第一沟槽IlOt的底表面的中心的区域中第一底部栅极绝缘层130b的厚度t4大于在靠近第一沟槽IlOt的边缘的区域中第一底部栅极绝缘层130b的厚度t3。
[0097]第一底部栅极绝缘层130b的厚度t3在第一沟槽IlOt的底表面与其侧表面相接的区域中可以是最小的。也就是说，第一底部栅极绝缘层130b可以在第一底部栅极绝缘层130b与第一侧部栅极绝缘层130s相接的每个位置处是最薄的。[0098]现在将参考图5描述根据本发明构思的另一实施方式的非易失性存储器件。与以上参考图3描述的实施方式的元件相同的元件通过相同的附图标记表示，并且将简化或省略其任何重复的详细描述。
[0099]图5是根据本发明构思的另一实施方式的非易失性存储器件2的截面图。
[0100]参考图5，非易失性存储器件2包括第一栅极图案G1、第二栅极图案G2和第一杂质区102。
[0101]第一栅极图案Gl包括第一底部栅电极110、第一顶部栅电极120和第一间隔物160。第一底部栅电极110包括形成在第一沟槽IlOt中的第一部分I IOa和相对于衬底100在向上方向上突出的第二部分110b，其中第一沟槽IlOt形成在衬底100中。
[0102]第一栅极图案Gl还包括围绕第一栅极图案Gl的外部侧壁部分的阻挡绝缘层150。阻挡绝缘层150形成在衬底100上并且围绕第一底部栅电极110的在向上方向上从衬底100突出的第二部分IlOb的外部和第一顶部栅电极120的外部。
[0103]第一间隔物160形成在第一栅极图案Gl的从衬底100向上突出的侧表面上。第一间隔物160形成在第一栅极图案Gl的与第二栅极图案G2不相邻的侧表面上。也就是说，第一间隔物160可以邻近第一杂质区102形成并且可以重叠第一杂质区102，其中第一杂质区102形成在第一栅极图案Gl的一侧。
[0104]在根据本实施方式的非易失性存储器件2中，第一沟槽IlOt可以被第一间隔物160的一部分重叠。
[0105]具体地，第一沟槽IlOt具有第一宽度Wl，第一底部栅电极110的第二部分IlOb具有第二宽度W2，第一底部栅电极110的第一部分IlOa具有第三宽度W3。第一沟槽IlOt的宽度Wl大于第一底部栅电极110的第二部分IlOb的宽度W2。因此，第一底部栅电极110的第二部分IlOb的整体可以重叠第一沟槽110t。因为第一沟槽IlOt的宽度Wl大于第一底部栅电极110的第二部分IlOb的宽度W2，所以第一沟槽IlOt的一部分没有被第一底部栅电极110的第二部分IlOb和第一顶部栅电极120重叠。第一沟槽IlOt的没有被第一顶部栅电极120重叠的部分可以至少部分地被阻挡绝缘层150重叠，该阻挡绝缘层150围绕第一顶部栅电极120的外部侧壁。备选地，第一沟槽IlOt的没有被第一顶部栅电极120重叠的部分可以被阻挡绝缘层150和第一间隔物160的一部分重叠。
[0106]也就是说，在图5中，第一沟槽IlOt被描绘为被第一间隔物160的一部分和阻挡绝缘层150部分地重叠。然而，取决于各种组件和层的几何结构，在一些实施方式中，第一沟槽IlOt可以被阻挡绝缘层150部分地重叠而不被第一间隔物160重叠。
[0107]此外，第一沟槽IlOt可以被形成在第一栅极图案Gl和第二栅极图案G2之间的图案间间隔物162的一部分重叠。
[0108]如以上参考图3描述的，第一间隔物160可以比图案间间隔物162宽。因此，如果整个图案间间隔物162重叠第一沟槽110t，则第一沟槽IlOt的一部分可以被第二栅电极210重叠。
[0109]在图5的示例实施方式中，第一底部栅电极110的第一部分IlOa的宽度W3大于第一底部栅电极110的第二部分IlOb的宽度W2，第一底部栅电极110的整个第二部分IlOb重叠第一底部栅电极110的第一部分110a。然而，这仅是为了易于描述而采用的一种示例，本发明构思不限于这种不例。也就是说，在一些实施方式中，第一底部栅电极Iio的第一部分IlOa的宽度W3可以等于或小于第一底部栅电极110的第二部分IlOb的宽度W2。
[0110]现在将参考图2、图3以及图6A至图14描述根据本发明构思的一实施方式的非易失性存储器件的制造方法。
[0111]图6A至图14是示出根据本发明构思的一实施方式的非易失性存储器件的制造方法中包括的中间工艺的视图。图6B和图6C分别是沿着图6A的方向B-B和C-C看到的截面图。图8B是沿着图8A的方向D-D看到的截面图。
[0112]参考图6A，多个第二沟槽105t形成在衬底100中以在第一方向DRl上延伸。第一预沟槽112t形成在衬底100中以在第二方向DR2上延伸并且重叠每个第二沟槽105t的部分。
[0113]具体地，每个第二沟槽105t成形为沿着第一方向DRl延伸的矩形的形式。也就是说，每个第二沟槽105t可具有沿着第一方向DRl延伸的长边和沿着第二方向DR2延伸的短边。第二沟槽105t的长边在第二方向DR2上彼此相邻地布置。第二沟槽105t可以在第一方向DRl和第二方向DR2的每个方向上分离预定距离。
[0114]第一预沟槽112t沿着第二方向DR2延伸并且重叠每个第二沟槽105t的部分。第一预沟槽112t可以重叠每个第二沟槽105t的两个端部分。第一预沟槽112t可以重叠沿着第二方向DR2以规则间距布置的每个第二沟槽105t的部分。
[0115]在图中，与第一预沟槽112t相交的每个第二沟槽105t的每个端部从沿着第二方向DR2延伸的第一预沟槽112t的一侧突出。然而，本发明构思不限于此。
[0116]在第二方向DR2上布置的第二沟槽105t和重叠每个第二沟槽105t的两个端部分的第一预沟槽112t可以大体形成梯子的形状。
[0117]参考图6B和图6C，第一预沟槽112t形成在衬底100中。第一预沟槽112t可具有第一深度dl。第二沟槽105t形成在衬底100中以部分地重叠第一预沟槽112t。每个第二沟槽105t具有第二深度d2。
[0118]在后续工艺中，器件隔离层形成在每个第二沟槽105t中，第一预沟槽112t变成第一沟槽110t。因此，每个第二沟槽105t的深度d2大于第一预沟槽112t的深度dl。也就是说，从衬底100的顶表面IOOa到每个第二沟槽105t的底表面的距离大于从衬底100的顶表面IOOa到第一预沟槽112t的底表面的距离。
[0119]参考图7，绝缘层105p形成为填充形成在衬底100中的第一预沟槽112t和第二沟槽105t。也就是说，绝缘层105p形成在第一预沟槽112t和第二沟槽105t中。绝缘层105p可以通过在衬底100上形成绝缘材料以填充第一预沟槽112t和第二沟槽105t并且然后平坦化该绝缘材料直到暴露衬底100的顶表面IOOa而形成。
[0120]绝缘层105p可以由氧化物层形成。虽然根据半导体器件的设计规则可以存在一些差异，但是在一些实施方式中，绝缘层105p可以通过臭氧-四乙基原硅酸盐玻璃(TEOS)、大气压化学气相沉积(APCVD)、等离子体增强化学气相沉积(PECVD)或高密度等离子体化学气相沉积(HDP CVD)来层叠。
[0121]参考图8A和图8B，形成在第一预沟槽112t和第二沟槽105t中的绝缘层105p中，绝缘层的形成在第一预沟槽112t的不重叠第二沟槽105t的一部分中的一部分被去除。
[0122]具体地，掩模图案形成为暴露形成在第一预沟槽112t的没有重叠第二沟槽105t的一部分中的绝缘层105p。在形成掩模图案之后，形成在第一预沟槽112t的没有重叠第二沟槽105t的部分中的绝缘层105p通过蚀刻工艺被去除。在不同的实施方式中，蚀刻工艺可以包括干法蚀刻和湿法蚀刻中的一种。
[0123]作为蚀刻工艺的结果，绝缘层105p仅保留在第二沟槽105t中，绝缘层105p从第一预沟槽112t的没有重叠第二沟槽105t的部分被去除。因此，形成在每个第二沟槽105t中的绝缘层105p变成器件隔离层105。此外，从第一预沟槽112t的没有重叠第二沟槽105t的部分去除绝缘层105p暴露了衬底100，导致在衬底100中第一沟槽IlOt的形成。
[0124]将参考图8B-14描述后续的制造工艺，其中图8B-14是沿着图8A的线D-D截取的截面图。
[0125]参考图9,第一预栅极绝缘层130p形成为覆盖第一沟槽IlOt和衬底100。然后，第一底部栅电极层IOOp形成在第一预栅极绝缘层130p上以填充第一沟槽110t。第一底部栅电极层IOOp的一部分填充第一沟槽110t，第一底部栅电极层IOOp的其它部分形成在衬底100上。预电极间绝缘层140p和第一顶部栅电极层120p顺序地形成在第一底部栅电极层IOOp上。
[0126]具体地，第一预栅极绝缘层130p形成在第一沟槽IlOt和暴露的衬底100上。第一预栅极绝缘层130p可以包括例如氧化物层。第一预栅极绝缘层130p可以通过例如热氧化、化学气相沉积(CVD)或原子层沉积(ALD)形成。在采用ALD来形成第一预栅极绝缘层130p时，第一预栅极绝缘层130p可以通过在氧气氛中热氧化衬底100或通过在从大约700到1100°C的温度范围内快速热氧化衬底100而形成。氧气氛可以通过注入H202、O3或H2O产生。在采用ALD来形成第一预栅极绝缘层130p时，在第一预栅极绝缘层130p形成在衬底100上和第一沟槽IlOt中之后或同时,可以进一步执行致密化工艺(densificationprocess).,致密化工艺可以促使增加第一预栅极绝缘层130p的密度，由此减小所得器件中的漏电流。
[0127]接着，第一底部栅电极层IOOp形成为填充第一沟槽IlOt并且同时覆盖衬底100。第一底部栅电极层IOOp可以包括例如多晶硅。为了使得第一底部栅电极层IOOp的顶表面平坦，第一底部栅电极层IOOp可以被平坦化。
[0128]预电极间绝缘层140p形成在平坦化的第一底部栅电极层IOOp上。在一些实施方式中，预电极间绝缘层140p可以包括氧化物-氮化物-氧化物层叠结构。因此，在氧化物形成在第一底部栅电极层IOOp上之后，氮化物可以形成在氧化物上，然后氧化物可以再次形成在氮化物上。结果得到预电极间绝缘层140p。
[0129]第一顶部栅电极层120p形成在预电极间绝缘层140p上。第一顶部栅电极层120p可以包括例如多晶硅。
[0130]参考图10，第一栅极层叠结构110、120、130和140可以通过图案化顺序层叠的第一预栅极绝缘层130p、第一底部栅电极层ΙΟΟρ、预电极间绝缘层140p和第一顶部栅电极层120p而形成。第一栅极图案Gl通过用阻挡绝缘层150覆盖第一栅极层叠结构110、120、130和140的外部而形成。然后，图案间间隔物162形成在第一栅极图案Gl的侧表面上。
[0131 ] 具体地，类似于图2的第一栅极图案Gl，在第二方向DR2上延伸的第一栅极层叠结构110、120、130和140通过图案化顺序地层叠在衬底100上的第一预栅极绝缘层130p、第一底部栅电极层ΙΟΟρ、预电极间绝缘层140p和第一顶部栅电极层120p而形成。此外，类似于图2的第一栅极图案G1，第一栅极层叠结构110、120、130和140成对地形成。也就是说，成对的第一栅极层叠结构110、120、130和140形成在相应的成对的第一沟槽IlOt上。
[0132]接着，阻挡绝缘层150形成在衬底100上以围绕第一栅极层叠结构110、120、130和140的外表面，由此完成第一栅极图案Gl。也就是说，阻挡绝缘层150围绕第一底部栅电极110的从衬底100在向上方向上突出的外部以及第一顶部栅电极120的外部。阻挡绝缘层150可以包括例如氧化物，并且可以通过CVD、热氧化或ALD形成。
[0133]接着，图案间间隔物162形成在第一栅极图案Gl的具有阻挡绝缘层150的侧表面上。形成在第一栅极图案Gl的一侧的图案间间隔物162将被制成为与在随后工艺中形成的第二栅极图案G2接触，在第一栅极图案Gl的另一侧的图案间间隔物162变成第一侧壁间隔物160的部分，如下面结合图13所描述的。
[0134]参考图11，第二预栅极绝缘层220p和第二栅电极层210p形成在成对形成的第一栅极图案Gl的两侧。第二预栅极绝缘层220p和第二栅电极层210p邻近第一栅极图案Gl形成，并且顺序地层叠在衬底100上。也就是说，第二预栅极绝缘层220p和第二栅电极层210p顺序地形成在暴露的衬底100上。
[0135]参考图12，第二预栅极绝缘层220p和第二栅电极层210p顺序地形成在衬底100的没有用在第二方向DR2上延伸的第一栅极图案Gl覆盖的部分上。在一些实施方式中，在第二栅电极层210p邻近成对形成的第一栅极图案Gl的两侧形成从而覆盖第一栅极图案Gl和衬底100之后，第二栅电极层210p被平坦化以位于与第一栅极图案Gl相同的平面上。
[0136]第二预栅极绝缘层220p可以包括娃氧化物层、SiON、GexOyNz、GexSiyOz、高k电介质层或这些材料的组合。第二栅电极层210p可以包括例如多晶硅或金属。
[0137]参考图12，第二栅极图案G2通过图案化顺序层叠的第二预栅极绝缘层220p和第二栅电极层210p而形成在第一栅极图案Gl的一侧。此外，形成在第一栅极图案Gl的另一侧的第二预栅极绝缘层220p和第二栅电极层210p被去除。换言之，第二预栅极绝缘层220p和第二栅电极层210p的形成在一对第一栅极图案Gl之间的部分被去除，由此暴露衬底100。另一方面，在该对第一栅极图案Gl之间的区域之外的第二预栅极绝缘层220p和第二栅电极层210p被去除，除了其与该对第一栅极图案Gl的每个相邻的部分之外。结果，形成第二栅极图案G2。
[0138]在一些实施方式中，每两对第一栅极图案Gl和第二栅极图案G2关于暴露在第一栅极图案Gl之间的衬底100彼此对称。此外，形成在一个器件隔离层105的两端的每两对第一栅极图案Gl和第二栅极图案G2关于器件隔离层105的中心彼此对称。
[0139]参考图2和图12，第二栅电极层210p和第二预栅极绝缘层220p的形成在一对第一栅极图案Gl (其重叠器件隔离层105的在第一方向DRl上彼此邻近的相应端部)之间的部分被去除以暴露衬底100。另一方面，第二栅电极层210p和第二预栅极绝缘层220p的仅形成在一对第一栅极图案Gl之间(其重叠一个器件隔离层105的两端)的中心部分被去除以暴露衬底100，同时第二栅电极层210p的与该对第一栅极图案Gl的每个相邻的部分没有被去除。因此，第二栅极图案G2形成为与该对第一栅极图案Gl的每个相邻并且在第二方向DR2上延伸。
[0140]参考图13，间隔物164形成在第一栅极图案Gl的与第二栅极图案G2相反的侧表面上。因此，第一间隔物160形成在第一栅极图案Gl的与第二栅极图案G2不相邻的侧表面上。此外，第二间隔物230形成在第二栅极图案G2的与第一栅极图案Gl相反的侧表面上。
[0141]参考图14，第一杂质区102通过在第一栅极图案Gl中的一对相邻第一栅极图案Gl之间注入杂质而形成。第二杂质区104通过在第二栅极图案G2的一侧注入杂质而形成。第一杂质区102形成在每个第一栅极图案Gl的与第二栅极图案G2不相邻的一侧，并且覆盖第一沟槽IlOt的底表面的部分和第一沟槽IlOt的侧表面。每个第一栅极图案Gl的形成有第一杂质区102的一侧与其邻近第二栅极图案G2的另一侧相反。
[0142]具体地，在彼此面对的一对第一栅极图案Gl的相应侧，杂质被注入到衬底100中。在每个第一栅极图案Gl的与第二栅极图案G2相反的一侧，杂质被注入。所注入的杂质的类型可以根据第一栅极图案Gl和第二栅极图案G2的类型而变化。例如，假定移动穿过第二栅极图案G2的沟道区的电荷是电子，则杂质可以是η型杂质。在杂质注入到衬底100中之后，衬底100被热处理。衬底100的热处理导致注入到衬底100中的杂质扩散。因而，第一杂质区102形成在该对面对的第一栅极图案Gl的每个的与第二栅极图案G2不相邻的一侧。
[0143]参考图2和图14,第一杂质区102形成在沿着第二方向DR2延伸的一对第一栅极图案Gl之间。也就是说，第一杂质区102不接触第二栅极图案G2。第二杂质区104形成在沿着第二方向DR2布置的第二栅极图案G2和器件隔离层105之间。也就是说，第二杂质区104不接触第一图案G1。
[0144]参考图3，层间绝缘膜108形成为覆盖第一栅极图案Gl和第二栅极图案G2。然后，导电插塞106形成在层间绝缘膜108中以电连接到第二杂质区104。
[0145]现在将参考图2、图3以及图9至图16描述根据本发明构思的另一实施方式的非易失性存储器件的制造方法。当前实施方式实质上类似于上述实施方式，除了形成第一沟槽的方法之外。因此，与之前的实施方式的元件相同的元件通过相同的附图标记表示，并且将简化或省略其任何重复的详细描述。
[0146]图15和图16是示出根据本发明构思的另一实施方式的非易失性存储器件的制造方法中包括的中间工艺的视图。
[0147]参考图15，多个第二沟槽105t形成在衬底100中以沿着第一方向DRl延伸。然后，多个器件隔离层105通过用绝缘材料填充第二沟槽105t而形成。
[0148]具体地，每个第二沟槽105t成形为类似沿着第一方向DRl延伸的矩形。也就是说，每个第二沟槽105t可具有沿着第一方向DRl延伸的长边和沿着第二方向DR2延伸的短边。第二沟槽105t的长边在第二方向DR2上彼此邻近。第二沟槽105t可以在第一方向DRl和第二方向DR2的每个方向上彼此分离预定距离。
[0149]接着，绝缘材料形成在衬底100上以覆盖衬底100同时填充第二沟槽105t。然后，绝缘材料被去除直到暴露衬底100。结果，形成器件隔离层105。
[0150]参考图16，第一沟槽IlOt通过蚀刻衬底100的在沿着第二方向DR2布置的器件隔离层105之间暴露的部分而形成。第一沟槽IlOt可以形成在沿着第二方向DR2布置的器件隔离层105之间从而邻近每个器件隔离层105的两端。
[0151]在图16中，衬底100的部分插置在第一沟槽IlOt和器件隔离层105之间。然而，这仅是为了易于描述而采用的一种示例，本发明构思不限于这种示例。也就是说，在第一沟槽IlOt的两对侧表面中，第一沟槽IlOt的一对侧表面可以接触衬底100，第一沟槽IlOt的另一对侧表面可以部分地接触器件隔离层105。
[0152]接着，第一栅极图案G1、第二栅极图案G2和第一杂质区102通过以上参考图9至图14描述的工艺形成，这将不再被描述以避免不必要的重复。沿图16的方向D-D截取的截面图存在于图8B中。
[0153]图17是包括根据本发明构思的一些实施方式的非易失性存储器件的存储系统1000的框图。
[0154]参考图17，存储系统1000包括非易失性存储器件1100和控制器1200。
[0155]控制器1200连接到主机和非易失性存储器件1100。控制器1200配置为响应来自主机的请求而访问非易失性存储器件1100。例如，控制器1200可以配置为控制非易失性存储器件1100的读、写、擦除和后台操作。控制器1200可以配置为提供非易失性存储器件1100和主机之间的接口。控制器1200可以配置为驱动用于控制非易失性存储器件1100的固件。
[0156]在一些实施方式中，控制器1200还包括众所周知的组件诸如随机存取存储器(RAM),处理单元、主机接口和存储器接口。RAM被用作处理单元的操作存储器、非易失存储器件1100和主机之间的高速缓冲存储器、以及非易失性存储器件1100和主机之间的缓冲存储器的至少之一。处理单元控制控制器1200的总体操作。
[0157]主机接口包括用于主机和控制器1200之间的数据交换的协议。例如，控制器1200可以配置为利用各种接口协议诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外设部件互连(PCI)协议、PC1-快速(PC1-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机系统接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动器电路(IDE)协议的至少之一与外部器件(例如主机)通信。存储器接口可以与非易失性存储器件1100接口。例如，存储器接口包括NAND接口或NOR接口。
[0158]存储系统1000还可以包括纠错块。纠错块可以配置为利用纠错码(ECC)检测和纠正从非易失性存储器件1100读取的数据中的错误。例如，纠错块可以被提供作为控制器1200的组件。纠错块也可以被提供作为非易失性存储器件1100的组件。
[0159]控制器1200和非易失性存储器件1100可以集成到一个半导体器件中。具体地，控制器1200和非易失性存储器件1100可以集成到一个半导体器件中以形成存储卡。例如，控制器1200和非易失性存储器件1100可以集成到一个半导体器件中以形成个人计算机(PC)卡(例如，个人计算机存储卡国际联合会(PCMCIA))、小型快闪卡(CF)、智能媒体卡(SM、SMC)、记忆棒、多媒体卡(例如，MMC, RS-MMC, MMCmicro), SD 卡(例如 SD、miniSD、microSD、SDHC)或通用快闪存储器(UFS)。
[0160]备选地，控制器1200和非易失性存储器件1100可以集成到一个半导体器件中以形成固态硬盘(SSD)。SSD包括在半导体存储器中存储数据的存储器件。在存储系统1000被用作SSD时，连接到存储系统1000的主机的运算速度可以显著地增加。
[0161]存储系统1000可以实施在计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、上网平板、无线电话、移动电话、智能手机、电子书、便携式多媒体播放器(PMP)、便携式游戏装置、导航装置、黑盒子、数字摄影机、三维电视、数字音频记录装置、数字音频播放器、数字图像记录装置、数字图像播放器、数字视频记录装置、数字视频播放器、能够在无线环境下发送/接收信息的装置、组成本地网络的各种电子器件的其中之一、组成计算机网络的各种电子器件的其中之一、组成远程信息处理网络的各种电子器件的其中之一、射频识别(RFID)器件或组成计算机系统的各种组件的其中之一中。
[0162]非易失性存储器件1100或存储系统1000可以利用各种形式的封装被封装。非易失性存储器件1100或存储系统1000可以利用以下封装被封装，诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(Η)ΙΡ)、华夫管芯封装(die in waffle pack)、晶片式管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外型集成电路(S0IC)、收缩型小外形封装(SS0P)、薄小外型封装(TS0P)、薄四方扁平封装(TQFP )、系统级封装(SIP )、多芯片封装(MCP )、晶片级制造封装(WFP )和晶片级处理堆叠封装(WSP)。
[0163]图18是图17中示出的存储系统1000的应用示例的框图。
[0164]参考图18，存储系统2000包括非易失性存储器件2100和控制器2200。非易失性存储器件2100包括多个非易失性存储芯片。非易失性存储芯片形成多个存储芯片组。每个存储芯片组具有用于与控制器2200通信的一个公共信道。例如，非易失性存储芯片可以通过第一至第k个信道CHl至CHk与控制器2200通信。
[0165]每个非易失性存储芯片可以是利用以上参考图1至图16描述的方法的其中之一制造的非易失性存储器件。
[0166]在图18的示例中，多个非易失性存储芯片连接到一个信道。然而，存储系统2000能够被修改为使得一个非易失性存储芯片连接到一个信道。
[0167]图19是包括图18的存储系统2000的计算机系统3000的框图。
[0168]参考图19，计算机系统3000包括中央处理器(CPU)3100、RAM3200、用户接口 3300、电源3400和存储系统2000。
[0169]存储系统2000通过系统总线3500电连接到CPU3100、RAM3200、用户接口 3300和电源3400。通过用户接口 3300提供的数据或通过CPU3100处理的数据被存储在存储系统2000 中。
[0170]在图19中，非易失性存储器件2100通过控制器2200连接到系统总线3500。然而，非易失性存储器件2100还能够直接连接到系统总线3500。
[0171]在图19中，提供了以上参考图18描述的存储系统2000。然而，存储系统2000可被以上参考图17描述的存储系统1000替代。
[0172]备选地，计算机系统3000可以包括以上参考图17和图18描述的所有存储系统1000 和 2000。
[0173]在对详细描述的总结中，本领域技术人员将理解可以对优选实施方式进行许多变化和变形而实质上不脱离本发明构思的原理。因此，本发明构思的所公开的优选实施方式仅被用于一般性和描述性的意义而不用于限制目的。
[0174]本申请要求享有2013年2月4日在韩国知识产权局提交的韩国专利申请N0.10-2013-0012495的优先权，其公开通过全文引用结合于此。
【权利要求】
1.一种非易失性存储器件，包括: 衬底； 在所述衬底中的沟槽； 第一栅极图案，包括第一底部栅电极，所述第一底部栅电极具有在所述沟槽中的第一部分和在所述第一部分上并且相对于所述衬底的上表面在向上方向上突出的第二部分； 第二栅极图案，包括第二栅电极，所述第二栅电极在所述衬底上位于所述第一栅极图案的一侧并且与所述第一栅极图案绝缘；以及 杂质区，在所述衬底中位于所述第一栅极图案的与所述第二栅极图案相反的一侧，并且重叠所述沟槽的部分。
2.根据权利要求1所述的非易失性存储器件，其中所述沟槽具有第一宽度，所述第一底部栅电极的所述第二部分具有第二宽度，其中所述第一宽度小于所述第二宽度。
3.根据权利要求2所述的非易失性存储器件，其中所述沟槽被所述第一底部栅电极的所述第二部分完全地重叠。
4.根据权利要求1所述的非易失性存储器件，其中所述杂质区覆盖所述沟槽的底表面的至少一部分和所述沟槽的侧表面。
5.根据权利要求1所述的非易失性存储器件，其中所述第一栅极图案还包括在所述沟槽与所述第一底部栅电极的所述第一部分之间的第一栅极绝缘层以及在所述第一底部栅电极上的第一顶部栅电极，其中所述第一顶部栅电极和所述第一底部栅电极的每个均不重叠所述第二栅电极。
6.根据权利要求5所述的非易失性存储器件，其中所述第一栅极绝缘层共形地形成在所述沟槽中。
7.根据权利要求5所述的非易失性存储器件，其中所述第一栅极绝缘层包括在所述沟槽的所述底表面上的第一底部栅极绝缘层，其中所述第一底部栅极绝缘层在其中所述沟槽的所述底表面与所述沟槽的侧表面相接的区域处最薄。
8.根据权利要求5所述的非易失性存储器件，其中所述第一栅极图案还包括插置在所述第一底部栅电极和所述第一顶部栅电极之间的电极间绝缘层，所述第一栅极图案包括存储晶体管栅极，所述第二栅极图案包括选择晶体管栅极。
9.根据权利要求1所述的非易失性存储器件，其中所述第一栅极图案还包括在所述沟槽与所述第一底部栅电极的所述第一部分之间的第一栅极绝缘层，所述第二栅极图案还包括第二栅极绝缘层，其中所述第一栅极绝缘层和所述第二栅极绝缘层的每个包括硅氧化物，所述第一栅极绝缘层的厚度不同于所述第二栅极绝缘层的厚度。
10.根据权利要求9所述的非易失性存储器件，其中所述第一栅极绝缘层的所述厚度大于所述第二栅极绝缘层的所述厚度。
11.根据权利要求1所述的非易失性存储器件，其中所述第一栅极图案还包括间隔物，所述间隔物在所述衬底上与所述杂质区相邻并且在所述第一栅极图案的侧表面上，其中所述沟槽被所述间隔物的一部分重叠。
12.—种非易失性存储器件，包括: 衬底； 第一栅极图案，包括:第一底部栅电极，具有被埋入所述衬底中的第一部分和在所述衬底上的第二部分；以及在所述第一底部栅电极上的第一顶部栅电极； 第二栅极图案，包括在所述衬底上与所述第一栅极图案的一侧相邻的第二栅电极；以及 杂质区，在所述衬底中位于所述第一栅极图案的与所述第二栅极图案相反的一侧，并且在所述第一底部栅电极的所述第一部分的至少一部分下， 其中所述第一底部栅电极的所述第一部分比所述第一底部栅电极的所述第二部分窄，其中所述第二栅极图案的阈值电压不同于所述第一栅极图案的阈值电压。
13.根据权利要求12所述的非易失性存储器件，其中所述第一底部栅电极的所述第一部分被所述第二部分完全地重叠。
14.根据权利要求12所述的非易失性存储器件，其中所述衬底包括形成在其中的沟槽，所述第一底部栅电极的所述第一部分填充所述沟槽，所述杂质区覆盖所述沟槽的底表面的至少一部分和所述沟槽的侧表面。
15.根据权利要求12所述的非易失性存储器件，其中所述第一底部栅电极、所述第一顶部栅电极和所述第 二栅电极包括多晶硅。
16.—种非易失性存储器件,包括: 衬底，具有沟槽； 在所述衬底上的存储晶体管的第一栅极，所述第一栅极的第一部分部分地在所述沟槽中并且部分地在所述沟槽上方，所述第一栅极的第二部分在所述第一部分上并且通过电极间绝缘层与所述第一部分绝缘，所述第一栅极的所述第一部分通过第一栅极绝缘层与所述沟槽绝缘； 在所述衬底上位于所述第一栅极的一侧的选择晶体管的第二栅极，所述第二栅极通过阻挡绝缘层与所述第一栅极绝缘，所述第二栅极通过第二栅极绝缘层与所述衬底绝缘；以及 在所述衬底中位于所述沟槽的一侧的杂质区，所述杂质区位于所述第一栅极的与所述第二栅极相反的一侧。
17.根据权利要求16所述的非易失性存储器件，其中所述沟槽具有底部和侧壁，并且其中所述杂质区还位于所述衬底中在所述沟槽的所述侧壁和所述底部的至少一部分处，使得部分地在所述沟槽中的所述第一栅极的所述第一部分的部分至少部分地在所述杂质区上。
18.根据权利要求16所述的非易失性存储器件，其中所述第一栅极绝缘层和所述第二栅极绝缘层具有不同的厚度。
19.根据权利要求16所述的非易失性存储器件，其中所述第一栅极的所述第一部分包括所述存储晶体管的电荷存储区并且其中所述第一栅极的所述第二部分包括所述存储晶体管的控制栅。
20.根据权利要求16所述的非易失性存储器件，其中所述沟槽具有底部和侧壁，并且其中所述第一栅极绝缘层在所述沟槽的所述底部和所述侧壁相接的区域相对较薄。
【文档编号】H01L27/112GK103972237SQ201410041413
【公开日】2014年8月6日 申请日期:2014年1月28日 优先权日:2013年2月4日
【发明者】徐辅永, 朴元虎, 全昌愍, 赵容祥 申请人:三星电子株式会社