用于产生具有垂直电介质层的半导体器件的方法

用于产生具有垂直电介质层的半导体器件的方法
【专利摘要】用于产生具有垂直电介质层的半导体器件的方法。公开了一种用于产生半导体器件的方法。该方法包括提供具有第一表面和与第一表面相对的第二表面的半导体主体，产生具有底部和侧壁并从第一表面扩展至半导体主体中的第一沟槽，沿着沟槽的至少一个侧壁形成电介质层，并用填充材料来填充沟槽。形成电介质层包括在至少一个侧壁上形成保护层，使得该保护层留下至少一个侧壁的一区段未被覆盖，将未被覆盖的侧壁区段的区域中的半导体主体氧化以形成电介质层的第一区段，去除保护层，并在至少一个侧壁上形成电介质层的第二区段。
【专利说明】用于产生具有垂直电介质层的半导体器件的方法
【技术领域】
[0001]本发明的实施例涉及一种用于产生半导体器件、特别是具有垂直材料层的半导体器件的方法。
【背景技术】
[0002]几个类型的半导体器件包括半导体主体(管芯)和在半导体主体中的垂直电介质层，即在半导体主体的垂直方向上扩展的电介质层。能够使用垂直电介质层作为电容器中的电容器电介质或作为MOS晶体管中的栅极电介质或场电极电介质。
[0003]为了产生在半导体主体中在垂直方向上扩展的电介质层，可以产生随后用期望材料填充的沟槽。然而，通过使用此类方法来产生另外深深地扩展到半导体主体中的非常薄的层是困难的，因为将必须为此目的而产生具有高深宽比(沟槽的深度与宽度的比)的沟槽。具有高深宽比的此类沟槽只能以昂贵的方式产生，或者在特定深宽比以上、例如大于500:1或1000:1根本不能经济地产生。
[0004]被称为TEDFET (沟槽扩展漏极场效应晶体管)的相对新型的垂直功率器件包括通过漂移控制区电介质相互介电绝缘的漂移区和漂移控制区。在此器件中，当器件在导通状态下被驱动时，漂移控制区控制漂移区中的导电沟道。为了能够有效地控制导电沟道，漂移控制区电介质的厚度应尽可能小。此外，期望的是漂移控制区电介质在漂移区的整个长度上扩展，其在器件的半导体主体的垂直方向上扩展。
[0005]特别是在TEDFET操作中，可能发生这样的情况，其中跨电介质层的电场应在电介质层的某些位置处比在其他位置处低。为了防止电介质层被损坏，电介质层应在需要跨电介质层的减小电场的那些位置处较厚。
[0006]因此需要提供一种用于产生具有垂直电介质层、特别是具有沿着电介质层的长度变化的厚度的垂直电介质层的半导体器件的方法。

【发明内容】

[0007]第一实施例涉及一种用于产生半导体器件的方法。该方法包括提供具有第一表面和与第一表面相对的第二表面的半导体主体，产生具有底部和侧壁并从第一表面扩展至半导体主体的第一沟槽，沿着沟槽的至少一个侧壁形成电介质层，并用填充材料来填充沟槽。形成电介质层包括在至少一个侧壁上形成保护层，使得该保护层留下至少一个侧壁的一区段未被覆盖，将未被覆盖的侧壁区段的区域中的半导体主体氧化以形成电介质层的第一区段，去除保护层，并在至少一个侧壁上形成电介质层的第二区段。
【专利附图】

【附图说明】
[0008]现在将参考图附图来解释示例。附图用于说明基本原理，使得仅说明理解该基本原理所需的方面。附图并未按比例。在图中，相同的参考标号表示类似的特征。
[0009]图1 (其包括图1A至1G)图示出用于产生具有垂直电介质层的半导体器件的方法的第一实施例；
图2图示出根据第一实施例的图1G的半导体主体的水平截面图；
图3图示出根据第二实施例的图1G的半导体主体的水平截面图；
图4图示出根据第三实施例的图1G的半导体主体的水平截面图；
图5 (其包括图5A至5C)图示出图1的方法的修改；
图6 (其包括图6A至6E)图示出用于产生具有垂直电介质层的半导体器件的方法的第二实施例；
图7图示出包括垂直电介质层的半导体器件的垂直截面图；
图8图示出根据第一实施例的图4的半导体器件的水平截面图；
图9图示出根据第二实施例的图4的半导体器件的水平截面图；
图10图示出在剖面C-C中的图4的半导体器件的一个实施例的垂直截面图；
图11 (其包括图1lA至11E)图示出用于产生图4的半导体器件的基本布局的方法的一个实施例；
图12 (其包括图12A至12F)图示出用于产生具有垂直电介质层的半导体器件的方法的另一实施例。
【具体实施方式】
[0010]在下面的详细描述中，参考附图，这些附图构成了该描述的一部分，在这些图中借助图示示出了可以实施本发明的特定实施例。
[0011]图1A至IG图示出用于在半导体主体100中产生垂直电介质层的方法的一个实施例。图1A至IG每个示意性地图示出通过半导体主体100的一部分的截面。半导体主体100具有第一表面101 ;图1A至IG中所示的剖面是垂直剖面且因此垂直于第一表面101延伸。
[0012]半导体主体100在垂直方向上扩展。该垂直方向是垂直于第一表面101延伸的方向。半导体主体100另外在第一横向方向和第二横向方向上扩展,其每个垂直于垂直方向延伸。在图中，第一横向方向是例如在图的平面中且垂直于垂直方向延伸的方向，并且第二横向方向例如垂直于所不的图的平面且垂直于垂直方向延伸。
[0013]半导体主体100可包括常规半导体材料，诸如硅(Si)、碳化硅(SiC)、砷化镓(GaAs )、氮化镓(GaN)等。
[0014]下面所解释的方法用于产生垂直电介质层。在该解释中，“垂直电介质层”是在半导体主体内在垂直方向X上扩展的层。“在垂直方向上扩展”意指电介质层具有在半导体主体100的垂直方向X上延伸的至少一个方向分量。因此，应将具有垂直扩展部分的电介质层理解成意指垂直于第一侧面101延伸的层，使得第一表面101与材料层之间的角是90°，或者其相对于第一表面101倾斜，使得第一表面101与材料层之间的角小于90°且大于0°，特别是大于45°，或者甚至大于60°。
[0015]在以下解释中，应将“电介质层”理解成意指由仅一个材料构成的层或由不同材料构成的层，诸如包括具有至少两个子层的层堆叠的层，其中，所述子层包括不同的材料。
[0016]参考图1A，该方法包括形成具有侧壁IOS1UOS2和底部1033且从第一表面101扩展至半导体主体100中的第一沟槽103。形成第一沟槽103可包括用于在半导体主体中形成沟槽的常规工艺，诸如各向异性蚀刻工艺或使用蚀刻掩模(在图1A中未示出)的Bosch刻蚀工艺。
[0017]在图1A中所示的实施例中，第一沟槽103具有垂直侧壁103^1(^, 即侧壁103。1032垂直于第一 表面101。然而，这仅仅是一个示例。还可以产生具有斜面侧壁(在图1A中用短划线示出)的第一沟槽103。在这种情况下，角(具体是在侧壁与第一表面101之间限定的两个角中的较小的一个)在0°与90°之间，并且特别是在60°与90°之间。在图1A的实施例中，具有斜面侧壁的沟槽朝着底部1033变窄。然而，还可以实现具有朝着底部1033变宽的斜面侧壁的沟槽。侧壁IOS1UOS2的取向限定在该方法中形成的至少一个电介质层的取向；这根据下面提供的进一步解释将变得显而易见。
[0018]参考图1C，该方法还包括在侧壁中的至少一个上形成保护层212，使得保护层212留下至少一个侧壁的区段1034、1035未被覆盖。在本实施例中，保护层212在图1C中所示的两个相对侧壁103^10?上形成，其中侧壁103^10?中的每一个上的保护层212留下相应侧壁IOS1UOS2的区段1034、1035未被覆盖。在图1C的实施例中，未被覆盖的侧壁区段
1034、1035是邻接底部1033的侧壁区段。
[0019]参考图1B，在相对侧壁IOS1UOS2上形成保护层212可包括在第一沟槽103的底部1035上形成插塞211。此插塞211也覆盖不应被保护层212覆盖的那些侧壁区段1034、
1035。在半导体主体100的垂直方向上的插塞211的厚度限定未被覆盖的侧壁区段1034、1035的垂直维度。根据一个实施例，插塞211包括氧化物，诸如高密度等离子体(HDP)氧化物。能够在沉积工艺中产生HDP氧化物，使得HDP氧化物插塞211基本上覆盖底部1035和邻接的侧壁区段，但是留下上侧壁区段未被覆盖。被插塞211覆盖的那些侧壁区段在下面将被称为下侧壁区段。
[0020]参考图1B，在形成插塞211之后形成保护层212。根据一个实施例，保护层212包括氮化物。可在沉积工艺中形成保护层212。
[0021]参考图1C，在已形成保护层212之后去除插塞211。去除插塞211可包括选择性蚀刻工艺，其中，相对于半导体主体100的材料和保护层212的材料选择性地蚀刻插塞211。
[0022]在使用沉积工艺来形成保护层212的情况下，还可在插塞211上形成保护层的区段213。在图1B中用短划线图示出形成于插塞211上的保护层213。插塞211上的此保护层213必须在能够蚀刻插塞211之前去除。从插塞211去除保护层213可包括各向异性蚀刻工艺。
[0023]如在图1B和IC中(以及在下面解释的图1D中)用短划线图示出的，还能够在第一表面101上形成保护层212和插塞211 (图1D中未示出)的材料。
[0024]参考图1E，在未被覆盖的侧壁区段1034、1035上形成第一电介质层区段21lt)这些第一电介质层区段2^可包括通过热氧化工艺形成的氧化物。
[0025]参考图1D，形成第一电介质层区段2^可包括对底部1033和未被覆盖的侧壁区段1034、1035进行热氧化，从而在底部1033和未被覆盖的侧壁区段1034、1035上形成氧化层22110在此热氧化工艺中，能够产生氧化层22^，使得氧化层22h的上端在保护层212的下端下面扩展。然后从底部1033去除氧化层221，沿着未被覆盖的侧壁区段1034、1035留下第一电介质层区段21lt)当还在第一表面101上形成保护层212时，保护层212不仅保护被保护层212覆盖的那些侧壁区段不被氧化，而且还保护第一表面101。在第一表面101未被保护层212覆盖的情况下，在氧化工艺中第一表面101被氧化，使得在第一表面101上形成氧化层。能够在其中从第一沟槽103的底部1033去除氧化层的相同工艺步骤中去除第一表面101上的此氧化层(未示出)。从底部1033去除氧化层22^可包括各向异性蚀刻工艺。参考图1E，在已形成第一电介质层区段之前或之后去除保护层212。
[0026]参考图1F，在被保护层212覆盖的侧壁103^10?的那些区段上形成第二电介质层区段212。形成第二电介质层区段212可包括其中在第一沟槽103的至少一个侧壁上沉积第二电介质层区段212的沉积工艺。在图1F中所示的实施例中，在图1A至IG中所示的两个相对侧壁103^10?上形成第二电介质层区段212，类似于第一电介质层区段21lt)用于形成第二电介质层区段212的沉积工艺可包括CVD (化学汽相沉积)工艺以及ALD (原子层沉积)工艺中的一个。如图1F中所示，使用沉积工艺来形成第二电介质层区段212可包括在先前被保护层212覆盖的那些侧壁区段上和第一电介质层区段2^上形成第二电介质层区段212。此类沉积工艺还可包括在第一沟槽103的第一表面101上和底部1033上的电介质层的沉积。在沉积工艺之后使用例 如各向异性蚀刻工艺来去除可选地沉积在第一表面101和底部1033上的那些电介质层。第二电介质层212的厚度可基本上是均匀的，如图1F中所示。然而，还可以实现第二电介质层212，使得厚度改变。例如，厚度可朝着底部1033减小。在从底部1033去除第二电介质层212期间，还可以去除在第一电介质层的顶部上的第二电介质层212的各部分和第一电介质层212的各部分，如在图1F中用短划线所指示的。
[0027]参考图1G，最后用填充材料来填充第一沟槽103。该填充材料可以是半导体材料，特别是单晶半导体材料30。用单晶半导体材料来填充第一沟槽103可包括外延工艺，特别是选择性外延工艺，其中，在沟槽的底部1033上单晶生长半导体材料30直至沟槽已被完全填充为止。能够在生长工艺期间以常规方式来掺杂半导体材料30。甚至可以产生具有不同掺杂浓度的几层的填充材料30。可选地，在已用半导体材料30来填充第一沟槽103之后对第一表面101进行抛光或平面化。
[0028]半导体填充材料可对应于半导体主体100的材料，或者可不同于半导体主体100的材料。此外，可使用多晶半导体材料来代替单晶半导体材料。
[0029]虽然在上文解释的实施例中和下面解释的实施例中填充材料30是半导体材料(半导电材料)，但应注意的是也可使用导体材料(导电材料)作为填充材料。适当的导电材料是例如金属(例如，铝(Al)、铜(Cu)、镍(Ni)、钛(Ti)、金(Au)、银(Ag))、氮化物(例如，氮化钛(TiNi)、氮化钽(TaNi))、碳(C)、金属硅化物、导电陶瓷或导电聚合物。甚至可用包括多个半导电或导电层的层堆叠来填充沟槽。这些层能够是垂直层(平行于沟槽侧壁103^103^的层)或水平层(平行于沟槽底部1033的层)。
[0030]填充材料30至少部分地填充沟槽。也就是说,填充材料30完全填充沟槽，或者可留下被填充材料围绕的空隙。
[0031]之前所解释的填充材料30最后在已形成第一和第二电介质层21p212之后填充沟槽。根据一个实施例，使用牺牲填充材料来临时地闭合沟槽。此牺牲填充材料可完全填充沟槽，或者可仅形成闭合沟槽的盖。根据一个实施例，牺牲填充材料包括半导体氧化物(诸如Si02)、碳或半导体氮化物(诸如SiNi)中的一个。虽然牺牲填充材料临时地闭合沟槽，但半导体主体100可经受附加处理步骤。然后从沟槽去除牺牲填充材料并在第一和第二电介质层2Ip212上产生最终的填充材料，如之前所解释的。[0032]参考图1G，参考图1A至IG所解释的方法导致包括从第一表面101扩展至半导体主体100中的至少一个垂直电介质层21的半导体主体100。该至少一个电介质层21具有变化的厚度，使得至少一个电介质层21在其中布置了第一电介质层区段2^和第二电介质层区段212的那些区域中较厚。在本实施例中，至少一个垂直电介质层21的较厚区域在前一沟槽103的下部区域中，即在邻接第一沟槽103的底部1033的区域中。
[0033]在图1A至IG中，示出了第一沟槽103的两个相对侧壁103” 1032，而第一沟槽103的其他侧壁看不见。垂直电介质层21形成于在第一沟槽103的侧壁中的至少一个上，但是还可以在第一沟槽103的每个侧壁上形成。在半导体主体100的水平平面中的垂直电介质层21的形状取决于第一沟槽103的形状(几何结构)。下面在本文中参考图2至4来解释不同沟槽几何结构的一些实施例。这些图中的每一个示出了半导体主体100的一个区段的水平截面图，其中，已沿着第一沟槽的侧壁形成垂直电介质层21。
[0034]在图2中所示的实施例中，垂直电介质层21在水平剖面B-B中具有矩形环的形式。能够使用其中形成具有矩形水平截面的第一沟槽103且其中沿着此第一沟槽的每个侧壁形成垂直电介质层21的方法来形成此类垂直电介质层21。然而，还可以仅在第一沟槽的一个侧壁上或者甚至仅在第一沟槽的一个侧壁的一个区段上形成垂直电介质层21。
[0035]图3图示出另一实施例。在本实施例中，垂直电介质层21在水平剖面B-B中具有六边形环的形式。形成此垂直电介质层21可包括其中形成具有六边形水平截面的第一沟槽103的工艺。代替具有 矩形水平截面(如图2中所示)或具有六边形水平截面(如图3中所示)的沟槽，也能够形成具有任何其他水平截面的第一沟槽，诸如椭圆形、圆形或其他多边形水平截面。
[0036]图4图示出另一实施例。在本实施例中，第一沟槽103具有矩形环的形式，并且沿着此第一沟槽103的每个侧壁产生垂直电介质层21。因此，半导体主体100包括两个垂直电介质层21，每个具有矩形环的形式，其中，两个垂直电介质层21相互远离，使得一个垂直电介质层形成内环，而另一垂直电介质层形成外环。代替具有矩形水平截面的沟槽环(如图4中所示)，也能够形成具有任何其他水平截面的沟槽环，诸如椭圆形、圆形或其他多边形水平截面。代替仅一个沟槽环，可以产生相互堆叠的两个或更多沟槽环。
[0037]图5A至5C图示出之前参考图1A至IG所解释的方法的修改。图5A图示出类似于图1G的结构且已通过修改方法形成的半导体结构的垂直截面图。在此修改方法中，在用半导体材料30填充第一沟槽之前在至少一个侧壁和第一电介质层区段2^上形成牺牲层213而不是第二电介质层区段212 (参见图1F)。参考图5A中所示的细节A，牺牲层213可包括在沟槽的侧壁上的第一层2131、在第一层上的第二层2132以及在第二层213i上的第三层2133。根据一个实施例，第一和第三层2131、2133是氧化层，而第二层2132是碳层。根据未不出的另一实施例，形成包括仅一个材料、诸如碳的牺牲层。
[0038]参考图5B，牺牲层213被至少部分地去除，从而在填充半导体材料30与半导体主体100的材料之间形成沟槽104。当例如牺牲层213在两个氧化层2131、2133之间包括碳层2132时，部分地去除牺牲层213可以包括例如在含氧或氢的气氛中将碳层2132灰化(灼烧)的高温或等离子体增强工艺。在碳层2132的去除期间，两个氧化层213p2133可防止或至少减慢反应性气体气氛到半导体界面的扩散并防止氧化层213p2133的厚度的显著生长或由气体气氛对半导体表面的侵蚀。然而，还可以选择性地相对于填充材料30和半导体主体100的材料选择性地蚀刻牺牲层213或牺牲层213的各部分。当使用具有碳层2132和氧化层213p2133的层堆叠时，还可以将碳层2132灰化，并蚀刻氧化层213^213^
[0039]参考图5C，在第二沟槽104中形成第二电介质层区段212。形成第二电介质层区段212可包括氧化工艺。在这种情况下，第二电介质层区段212是氧化层(其厚于沟槽40的宽度)。
[0040]图6A至6E图示出用于形成第一和第二电介质层区段21p212的参考图1A至IF所解释的方法的另一修改。
[0041]参考图6A，在这种方法中，第一沟槽103被形成为使得第一沟槽103在下部区域、即与更接近于第一表面101相比更接近于第一沟槽103的底部1033的区域中较宽。形成第一沟槽103可包括两个蚀刻工艺，即形成第一沟槽103的第一区段的各向异性蚀刻以及蚀刻第一区段的底部并导致加宽下沟槽区段的各向同性蚀刻工艺。根据另一实施例，使用Bosch蚀刻工艺来形成第一沟槽103。一般知道Bosch刻蚀工艺包括一系列交替的各向同性蚀刻工艺、使用聚合物的沟槽侧壁的钝化和钝化从到目前为止产生的沟槽的底部的各向异性去除，其中，这些各向同性蚀刻工艺中的每一个向半导体主体中更深地蚀刻沟槽。能够通过在比前面的各向同性蚀刻工艺更长的该系列各向同性蚀刻工艺结束时执行一个或几个蚀刻工艺使用Bosch蚀刻工艺来产生如图6A中所示的第一沟槽103。[0042]其他方法步骤对应于之前参考图1B至IF所解释的方法步骤。也就是说，在第一沟槽103的底部1033上形成插塞211并在第一沟槽103的侧壁中的至少一个上形成保护层212 (参见图6B);从第一沟槽103的底部去除插塞211，并将第一沟槽103内的半导体主体100的未被覆盖的区域氧化(从而形成氧化层221P (参见图6C);从第一沟槽103的底部1033去除氧化层22^ (参见图6D)；以及在侧壁的未被覆盖的区段上且可选地在第一电介质层区段2^上形成第二电介质层区段212 (参见图6E)。替换地，能够形成牺牲层而不是第二电介质层区段212，如之前参考图5A至5C所解释的。
[0043]图7图示出包括垂直电介质层的半导体器件的垂直截面图，所述垂直电介质层每个包括两个垂直电介质层区段21^2“。图7的半导体器件的垂直电介质层对应于参考图1A至IG所解释的垂直电介质层。然而，也可使用本文所解释的其他垂直电介质层。
[0044]图7的半导体器件是M0SFET，特别是垂直M0SFET。也就是说，MOSFET的电流流动方向对应于其中实现MOSFET的有源器件区的半导体主体100的垂直方向。参考之前本文中的解释，半导体主体100的“垂直方向”是垂直于半导体主体100的第一表面101的方向。图7示出了 MOSFET的垂直截面图，或者更确切地说是半导体主体100的垂直截面图。
[0045]参考图7，M0SFET包括漂移区11、体区12、源极区13以及漏极区15。源极和漏极区13、15在电流流动方向(其在本实施例中是半导体主体100的垂直方向)上间隔开。体区12被布置在源极区13与漂移区12之间，并且漂移区11被布置在体区12与漏极区15之间。漏极区15被电连接到漏极端子D(在图7中仅示意性地图示出)。源极区13和体区12被电连接到源极电极14，其形成或者其被连接到源极端子S。
[0046]漂移区11、体区12、源极区13以及漏极区15形成MOSFET的有源器件区并在半导体主体100中实现。根据一个实施例，有源器件区是单晶半导体区。源极电极14可包括多晶半导体材料、硅化物、金属或另一导电材料。
[0047]MOSFET还包括邻近于体区12且与体区12介电绝缘的栅极电极17。在图7的实施例中，栅极电极17被布置在沟槽中并从源极区13通过体区12扩展到漂移区11或扩展到其中。栅极电极17通过栅极电介质18与这些半导体区介电绝缘并被连接到栅极端子G。栅极电介质18可以是常规栅极电介质且包括例如氧化物、氮化物或高k电介质。
[0048]图7的MOSFET不限于在沟槽中用栅极电极17来实现。MOSFET还可以用布置在第一表面101上的常规平面栅极电极(未示出)来实现。
[0049]能够将MOSFET实现为η型MOSFET或ρ型M0SFET。在η型MOSFET中，源极区13和漏极区15是η掺杂的，而体区12是ρ掺杂的。在ρ型MOSFET中，源极区13和漏极区15是P掺杂的，而体区12是η掺杂的。源极区和漏极区13、15的掺杂浓度例如在5Ε17 cnT3和1E21 cm_3之间的范围内。体区12的掺杂浓度例如在5E16cm_3与5E18cm_3之间的范围内。漂移区11的掺杂浓度例如在1E12 cm_3与1E15 cm_3之间的范围内。
[0050]此外，能够将MOSFET实现为增强型(常闭)MOSEFT或耗尽型(常开)MOSFET。在增强型MOSFET中，与源极区13互补地掺杂的体区12扩展到栅极电介质18。在耗尽型MOSFET中，至少沿着栅极电介质18的体区12包括与源极区13相同掺杂类型的沟道区19 (在图7中沿着栅极电极17的一侧用短划线图示出)。
[0051]在图2中所示的MOSFET类型中，漂移区11能够具有与源极区13和漏极区14相同的掺杂类型，或者能够与源极区13和漏极区14互补地掺杂。在后一种情况下，下面将解释的电介质层21与MOSFET的沟道区之间的漂移区11的至少一个区段可具有与源极区13相同的掺杂类型。MOSFET的“沟道区”是沿着栅极电介质18的体区12的区域，在该栅极电介质18处栅极电极17控制导电沟道。
[0052]参考图7，MOSFET还包括通过具有第一和第二电介质层区段21p212的垂直电介质层21与漂移区11介电绝缘的漂移控制区31，如先前所解释的。电介质层21在下面将被称为漂移控制区电介质21。漂移控制区电介质21在电流流动方向上扩展。因此，在图7中所示的实施例中，漂移控制区电介质21是在半导体主体100的垂直方向上扩展的垂直电介质层。漂移控制区31被配置成当MOSFET处于导通状态时沿着漂移控制区电介质21在漂移区11中产生导电沟道。此导电沟道帮助减小MOSFET的导通电阻。当向栅极端子G施加沿着栅极电介质18在源极区13与漂移区15之间的体区12中引发导电沟道的电势时，以及当在漏极和源极端子D、S之间施加电压时，类似于常规MOSFET的MOSFET处于导通状态。例如，在η型增强型MOSFET中，要在栅极端子G与源极端子S之间施加的电压是高于MOSFET的阈值电压的正电压。沿着栅极控制区电介质21的导电沟道在漂移区11具有与源极和漏极区13、15相同的掺杂类型时是积累沟道，并且该导电沟道在漂移区11被与这些源极和漏极区13、15互补地掺杂时是反型沟道。
[0053]MOSFET还可包括被与MOSFET的源极和漏极区13、15互补地掺杂并在漂移控制区31的源极侧末端处邻接漂移控制区31的半导体区33。在η型MOSFET中，半导体区33是ρ掺杂的，并且在P型MOSFET中，半导体区33是η掺杂的。漂移控制区31或可选半导体区33经由连接电极34而连接到控制端子C。为了将漂移控制区31或半导体区33电连接到接触电极34，漂移控制区31或半导体区33分别地可包括与漂移控制区31或半导体区33相同掺杂类型的更高掺杂的接触区(未示出)。此接触区被接触电极34接触。
[0054]漂移控制区31的掺杂浓度可对应于漂移区11的掺杂浓度。漂移控制区31的掺杂类型可以对应于漂移区11的掺杂类型，或者可以与漂移区的掺杂类型互补。根据一个实施例，漂移控制区31和漂移区11是本征的。
[0055]控制端子C可操作用于耦合到偏置源(充电源)。偏置源40被配置成使漂移控制区31偏置，使得当MOSFET处于导通状态时沿着栅极控制区电介质21在漂移区11中产生导电沟道。在具有η型MOSFET的布置中，偏置源40被配置成对漂移控制区31充电，使得当MOSFET处于导通状态时，漂移控制区31采取高于漂移区11的电势的电势。在这种情况下，沿着漂移控制区电介质21在漂移区11中产生电子沟道(作为积累或反型沟道，取决于漂移区11的掺杂类型)。在具有P型MOSFET的布置中，偏置源40被配置成对漂移控制区31充电，使得漂移控制区采取低于漂移区11的电势的电势。在这种情况下，沿着漂移控制区电介质21产生空穴沟道。能够以许多不同的方式来产生偏置源40。
[0056]根据一个实施例(未示出)，控制端子C通过二极管耦合到栅极端子G。此外，在控制端子C与源极端子之间连接电容性存储元件41。在这种情况下，由栅极驱动端子(未示出)对漂移控制区31进行充电。在MOSFET的截止状态下，电容性存储元件41 (其在图7中被示出)用于存储来自漂移控制区31的载荷子。在导通状态下，在漂移控制区31中需要这些载荷子以便控制(产生)沿着漂移控制区电介质21的漂移区11中的导电沟道。这在下面更详细地解释。在MOSFET的截止时段期间将来自漂移区31的电荷存储在电容性存储元件中并在MOSFET被接通时将来自电容性存储元件的这些电荷提供给漂移区31帮助减少了开关损耗。开关损耗的减少特别地是闻开关频率下的问题。
[0057]此外，MOSFET可包括连接在漏极区15与漂移控制区31的漏极侧末端之间的整流器元件50，诸如二极管。漂移控制区31在MOSFET的电流流动方向上沿着漂移区扩展。漂移控制区31的“漏极侧末端”是朝着MOSFET的漏极区15 (或漏极电极15’ )定位的末端。因此，漂移控制区31的“源极侧末端”是朝着MOSFET的源极区13 (或源极电极14)定位的末端。可选地，整流器元件50被连接到具有与源极和漏极区13、15相同的掺杂类型的连接区32，使得连接区32在η型MOSFET中是η掺杂的，并且在ρ型MOSFET中是ρ掺杂的。连接区32具有高于漂移控制区31的掺杂浓度。连接区32的掺杂浓度例如在10Ε18 cm_3与10E21 cnT3之间的范围内。
[0058]参考图7，漏极电极15’被电连接到漏极区15。漏极电极15’不仅接触漏极区15，而且还在MOSFET的漏极侧末端处邻近于漂移控制区31。在漏极侧末端处，电介质层22被布置在漂移控制区(或可选区域31)与漏极区15之间并在MOSFET的此区域中使漂移控制区31与漏极电极15’介电绝缘。
[0059]现在解释图7的MOSFET的基本工作原理。出于解释的目的，假设MOSFET是具有η掺杂漂移区11的η型增强型M0SFET，并且漂移控制区31具有与漂移区11相同的掺杂类型。在这种情况下，偏置源40被配置成在MOSFET处于导通状态时使漂移控制区31偏置以相对于源极端子S的电势(源极电势)具有正电势。当施加于栅极端子G的驱动电势在源极区13与漂移区11之间的体区12中产生导电沟道时，MOSFET处于导通状态。在导通状态下，具有高于漂移区11的电势的漂移控制区31沿着漂移控制区电介质21在漂移区11中产生积累沟道。此积累沟道与没有漂移控制区的MOSFET相比显著地减小了 MOSFET的导通电阻。当漂移区11被与源极和漏极区13、15互补地掺杂时，漂移控制区沿着漂移控制区电介质21在漂移区11中产生反型沟道。
[0060]当沿着体区12中的栅极电介质18的沟道被中断时，MOSFET处于截止状态。在这种情况下，耗尽区在从体区12与漂移区11之间的pn结处开始在漂移区11中扩张。在漂移区11中扩张的耗尽区促使耗尽区也在漂移控制区31中扩张，类似于漂移区11，其可包括单晶半导体材料。借助在漂移区11中扩张的耗尽区和在漂移控制区31中扩张的耗尽区，跨漂移控制区电介质21的电压受到限制。
[0061]在MOSFET的截止状态下，电容性存储元件45用于在MOSFET处于其导通状态时存储在漂移控制区31中所需的电荷。这些电荷在η型MOSFET中是正电荷且能够由半导体区33提供。以图7中未示出的方式，可将电容性存储元件40部分地或完全地集成在漂移控制区31或半导体区33中。
[0062]整流器元件50允许在漂移控制区31中以热方式产生的载荷子流动至漂移区15，以防止漂移控制区31、即在漂移控制区31或可选的连接区32的下端处的电势以不受控方式增加。整流器元件50因此作为限压元件进行操作，该限压元件限制漏极电极15’与漂移控制区31的电势之间的电压差。此整流器元件50被连接起来，使得在MOSFET的导通状态下，漂移控制区31可以采取高于漏极端子D处的电势的电势。
[0063]能够用单元状结构来实现MOSFET且该MOSFET可包括并联连接的多个晶体管单元。每个晶体管单元包括源极区31、体区12、漂移区U、漏极区15、栅极电极17、栅极电介质18、漂移控制区电介质21和漂移控制区31，其中，这些器件区中的每一个可以被两个或更多晶体管单元共享。单独晶体管单元通过使其源极区13连接到公共源极端子S、通过使其漏极区15连接到公共漏极端子D且通过使其栅极电极17连接到公共栅极端子G而并联连接。
[0064]参考图7，每个漂移控制区电介质21包括两个电介质层区段21ρ212且具有变化的厚度，使得漂移控制区电介质21在邻接漏极区15的区域中较厚。在器件的制造工艺结束时，可能需要针对失效而测试漂移控制区电介质21。为此，可在漏极电极15’与控制端子C之间施加电压。通常，此测试电压高于最大工作电压。在测试和正常操作期间，在垂直电介质层区段21p212中建立横向电场，并且在绝缘电介质层22中建立垂直和横向电场。
[0065]可仅使用低温工艺步骤来制造电介质层22。因此，电介质层22和到电介质层区段21p212的结因此可展示出比例如电介质层区段212低得多的质量。因此，减小了此区域中的最大可允许电场强度。
[0066]由于电介质层区段21p212的厚度高于电介质层212单独的厚度，所以邻接绝缘层22中和电介质区段21:、212中的电场应力小于电介质层212中的电场应力。
[0067]图8和9每个在通过漂移区11和漂移控制区31中的水平剖面B-B中示出了图7的MOSFET的水平截面图。
[0068]参考图8，单独晶体管单元的漂移区11可在水平平面中具有纵向(条带或细长)形状。一个漂移控制区31可围绕单独漂移区11，其中，每个漂移区11被一个漂移控制区电介质21围绕。根据另一实施例(图8中用短划线示出)，存在具有纵向形状的多个漂移控制区31，每个漂移控制区31通过其他电介质层23在纵向末端处终止。根据另一实施例(未示出)，漂移区11围绕单独漂移控制区31，其中，每个漂移控制区31被漂移控制区电介质21围绕。
[0069]参考图9，单独晶体管单元的漂移区11可具有六边形形状。然而，同样还可用其他形状来实现漂移区11，诸如椭圆形、矩形、八边形或其他多边形形状。[0070]图10示出了在通过漂移控制区31的剖面C-C中具有纵向漂移控制区31的MOSFET的垂直截面图。参考图10，能够经由第一表面101将整流器元件50连接到漂移控制区31。在图10的实施例中，漏极电极15’也被布置在漂移控制区31下面，但是通过另一电介质层22与漂移控制区介电绝缘。因此，漂移控制区31被布置在“电介质阱”中，其包括漂移控制区电介质21 (图10中未示出)、在纵向末端处的电介质23 (其中，在图10中仅示出了一个纵向末端)和在漂移控制区电介质的底部处的另一电介质层22。整流器元件50被连接在漏极区15与另一连接区35之间。所述另一连接区具有与连接区32相同的掺杂类型，并且可沿着纵向末端处的电介质层23从第一表面101扩展至连接区32，从而将整流器元件连接到MOSFET的漏极侧末端处的连接区32。然而，另一连接区35可仅接近于第一表面101定位。可选半导体区33远离垂直连接区35。能够使用与先前在本文中所解释的垂直电介质层21相同的工艺步骤来产生在纵向末端处的垂直电介质层23。
[0071]垂直电介质层23也可在没有整流器元件50和/或垂直连接区35的情况下存在。垂直电介质层23可在另一电介质层22上面结束，如图10中所示，但是还可刚好在另一电介质层22的横向末端处结束。垂直电介质层23可展不出与第一和第二垂直电介质层21:、212相同的结构和形状。
[0072]参考图10，整流器元件50被连接在第一表面101处的接触区45与垂直连接区35之间。接触区45位于半导体主体100的边缘区中。半导体主体100的边缘区是邻接半导体主体100的垂直边缘103的区域。垂直边缘103在水平方向上终止半导体主体100。在本实施例中，另一电介质层23并未扩展到垂直边缘。因此，漏极区15与接触区34位于其中的边缘区接触，并且经由边缘区和接触区45电连接到二极管50。
[0073]图7的半导体器件包括其中包括漂移控制区31 (和可选区32、33)的第一半导体区通过垂直电介质层21与包括漂移区11、体区12以及漏极区15的第二半导体区介电绝缘且其中漂移控制区31通过水平电介质层22与漏极电极15’介电绝缘的器件结构。
[0074]下面参考图1lA至IlE来解释用于产生此类器件结构的方法的一个实施例。这些图中的每一个图示出单独工艺步骤之后的半导体主体100的垂直截面图。
[0075]参考图11A，该方法包括提供具有多个垂直电介质层21的半导体主体100，其中，这些垂直电介质层21中的每一个被布置在半导体填充材料30与半导体主体100的半导体区之间。虽然图1lA的垂直电介质层21对应于图1G中所示的垂直电介质层，但也可使用如参考图6E所解释的垂直电介质层。
[0076]半导体主体100具有与第一表面101相对的第二表面102。参考图11B，在第二表面102处开始，向下去除半导体主体100的半导体材料至垂直电介质层21。也就是说，垂直电介质层21在第二表面102处被暴露。去除半导体主体100的半导体材料可包括抛光工艺以及蚀刻工艺中的一个。
[0077]参考图11C，在第二表面102上形成电介质层22’。在本实施例中，电介质层22’完全覆盖第二表面102。出于解释的目的，假设MOSFET的漂移控制区(图7中的31)在半导体填充材料30中形成，而漂移区11、体区12和源极区12在半导体主体100的半导体区中形成。在图中用参考标记11’来标记这些区域，并且在下文中将这些区域称为半导体体区。不用说，还可以在半导体体区11’中实现漂移控制区32，并在(单晶)填充材料中实现漂移区11、体区12和源极区13。[0078]根据一个实施例，半导体主体100具有对应于漂移区11的期望掺杂的基本掺杂。在这种情况下，仅需要附加掺杂工艺以便形成体区12、源极区13和漏极区15，而不经受进一步掺杂的那些区域形成漂移区U。此外，能够以对应于漂移控制区31的期望掺杂浓度的掺杂浓度来产生半导体填充材料30。参考上文的解释，可在外延生长工艺期间调整填充材料的掺杂浓度。
[0079]参考图11D，在半导体体区11’下面的电介质层22中形成开口，使得水平电介质层22保持在半导体填充材料30下面。
[0080]参考图11E，在半导体体区11’的未被覆盖的区域和水平电介质层22上形成漏极电极15’。在形成漏极电极15’之前，能够通过注入和/或扩散工艺来形成漏极区15。等效地，能够在形成水平电介质层22之前借助注入和/或扩散工艺和/或在已形成水平电介质层22之后通过注入工艺来在半导体填充材料中形成可选半导体区32。
[0081]为了从图1lE中的器件结构获得图7的器件，能够使用常规MOSFET制造工艺来产生体区12、源极区13和具有栅极电介质18的栅极电极17。此外，能够使用注入或扩散工艺来产生邻接漂移控制区31的可选半导体区33。半导体填充材料30的那些区域并未经受进一步掺杂形成漂移控制区32。
[0082]图12A至12F图示出用于产生半导体器件的方法的替换实施例。在这种方法中，垂直电介质层21的较厚部分邻接半导体主体100的第一表面101。这种方法包括形成第一沟槽103 (参见图12A)并在沟槽103的侧壁中的至少一个上形成保护层212’，其中，所述至少一个保护层完全覆盖所述至少一个侧壁且可选地还覆盖沟槽103的底部。
[0083]参考图12C，在第一沟槽103的上部中从所述至少一个侧壁去除保护层212’，所述上部是接近于第一表面101的部分。结果得到的保护层212留下接近于第一表面101的所述至少一个侧壁的一区段未被覆盖。形成保护层212使得所述至少一个侧壁的上区段未被覆盖可包括形成部分地填充沟槽103的插塞214，并去除未被插塞214覆盖的那些区段中的保护层212’。
[0084]参考图12D，未被覆盖的侧壁区段被氧化，从而形成第一电介质层区段21lt)然后，参考图12E和12F，去除保护层212 (参见图12E)，并形成第二电介质层区段212。
[0085]虽然已公开了本发明的各种示例性实施例，但对于本领域的技术人员而言将显而易见的是在不脱离本发明的精神和范围的情况下，可以进行各种变更和修改，其将实现本发明的某些优点。对于本领域的技术人员而言将显而易见的是可以适当地取代执行相同功能的其他部件。应提到的是可以将参考特定图所解释的特征与其他图的特征组合，即使在其中未明确提到这一点的那些情况下。此外，可使用适当的处理器指令在全部软件实施方式中或者在利用硬件逻辑和软件逻辑的组合来实现相同结果的混合式实施方式中实现本发明的方法。对本发明概念的此类修改意图被所附权利要求覆盖。
[0086]使用例如“下面”、“以下”，“下部”，“上方”、“上部”等的空间相对术语来方便描述一个元件相对于第二个元件的定位。这些术语旨在除了包括不同于图中所描绘的那些取向之外的取向以外还包括器件的不同取向。另外，还使用例如“第一”、“第二”等的术语来描述各种元件、区域、区段等，并且这些术语也并不旨在是限制性的。在整个描述中，类似的术语指代类似的元件。
[0087]如本文所使用的，术语“具有”、“包含”、“包括”、“含有”等是开放性术语，其指示所述元件或特征的存在，但是不排除附加元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文另外清楚地指明。
[0088]应理解的是可以将本文所述的各种实施例的特征相互组合，除非另外特别指出。
[0089]虽然在本文中已示出并描述了特定实施例，但本领域的技术人员将认识到的是在不脱离本发明的范围的情况下可以用多种替换和/或等价实施方式来代替所示和所述的特定实施例。本申请意图覆盖在本文中讨论的特定实施例的任何修改或变更。因此，意图在于仅仅由权利要求及其等价物来限制本发明。
【权利要求】
1.一种用于产生半导体器件的方法，包括: 提供具有第一表面的半导体主体； 产生具有底部和侧壁并从第一表面扩展到半导体主体中的第一沟槽； 沿着沟槽的至少一个侧壁形成电介质层；以及 用填充材料来填充沟槽， 其中，形成电介质层包括: 在所述至少一个侧壁上形成保护层，使得保护层留下至少一个侧壁的一区段未被覆盖; 将未被覆盖的侧壁区段的区域中的半导体主体氧化以形成电介质层的第一区段； 去除保护层；以及 在所述至少一个侧壁上形成电介质层的第二区段。
2.权利要求1的方法，其中，所述填充材料选自由下述构成的组: 半导体材料；以及 导体材料。
3.权利要求2所述的方法，其中，所述半导体材料选自由下述构成的组: 硅(Si)； 碳化硅(SiC)； 氮化镓(GaN);以及 砷化镓(GaAs)。
4.权利要求2的方法，其中，所述导体材料选自由下述构成的组: 金属； 氮化物； 碳；以及 金属娃化物。
5.权利要求4的方法，其中，所述金属选自由下述构成的组: 铝(Al)； 铜(Cu)； 镍(Ni)； 钛(Ti)； 金(Au)；以及 银(Ag)。
6.权利要求1的方法，还包括: 在每个侧壁上形成电介质层。
7.权利要求1的方法，其中，所述未被覆盖的侧壁区段邻接底部，并且其中，形成电介质层的第一区段包括: 将未被覆盖的侧壁区段和底部氧化以形成电介质层的第一区段并在底部上形成氧化层；以及 从底部去除氧化层。
8.权利要求1的方法，其中，在所述至少一个侧壁上形成电介质层还包括:在形成电介质层的第一区段之后在所述至少一个侧壁上形成牺牲层； 用半导体材料来填充第一沟槽并至少部分地去除牺牲层，从而形成第二沟槽；以及 用电介质层的第二区段来填充第二沟槽。
9.权利要求8的方法，其中，用电介质层的第二区段来填充第二沟槽包括氧化工艺。
10.权利要求8的方法，其中，去除牺牲层包括选择性蚀刻工艺。
11.权利要求8的方法，其中，所述牺牲层包括在所述至少一个侧壁上的第一氧化层、在第一氧化层上的碳层以及在碳层上的第二氧化层。
12.权利要求11的方法，其中，至少部分地去除牺牲层包括将碳层灰化。
13.权利要求1的方法，其中，形成保护层包括: 在沟槽的底部上形成另一保护层，使得所述另一保护层覆盖所述至少一个侧壁的区段； 在未被所述另一保护层覆盖的所述至少一个侧壁的那些区域上形成保护层；以及 去除所述另一保护层。
14.权利要求1的方法，其中，所述保护层包括氮化物。
15.权利要求1的方法， 其中，至少在第一沟槽的两个相对侧壁上形成电介质层，以及 其中，所述方法还包括: 去除邻接与第一表面相对的第二表面的区域中的半导体主体的材料，使得两个电介质层在第二表面的区域中是未被覆盖的；以及 在第二表面上形成另一电介质层，使得所述另一电介质层在半导体主体的横向方向上从电介质层中的第一个扩展至电介质层中的第二个。
16.权利要求15的方法,还包括: 在第二表面上形成电极层，使得该电极层电接触邻接电介质层中的一个的半导体主体的区域。
17.权利要求1的方法，还包括: 在形成电介质层之后且在形成填充材料之前形成使沟槽闭合的牺牲填充材料；以及 在形成填充材料之前去除牺牲填充材料。
【文档编号】H01L29/78GK103972101SQ201410044975
【公开日】2014年8月6日 申请日期:2014年2月7日 优先权日:2013年2月6日
【发明者】F.希尔勒, A.毛德, A.迈泽 申请人:英飞凌科技奥地利有限公司