半导体结构及其制造方法
【专利摘要】一种半导体结构及其制造方法，所述半导体结构包括：半导体衬底，位于半导体衬底内的体区；位于所述半导体衬底表面且位于体区两侧的两个栅极结构和侧墙，所述栅极结构横跨体区与半导体衬底的边缘；位于侧墙之间暴露出的体区内的重掺杂源区，位于重掺杂源区靠近栅极结构一侧的低阻轻掺杂源区，位于所述重掺杂源区内的体区连接区，所述体区连接区与侧墙之间的间距小于当前工艺下体区连接区与侧墙之间的最小间距。虽然体区连接区与侧墙之间的间距变小，但由于沟道区的电流能通过导电通道(低阻轻掺杂源区)与重掺杂源区电连接，不会大幅提高LDMOS晶体管的导通电阻，能同时兼顾源区尺寸和导电性能。
【专利说明】半导体结构及其制造方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种LDMOS源区位置的半导体结构及其制造方法。
【背景技术】
[0002]横向双扩散金属氧化物半导体(LDMOS)晶体管是一种轻掺杂的MOS器件，与CMOS工艺具有非常好的兼容性。传统CMOS器件通常为源漏对称结构，而LDMOS晶体管采用源漏非对称结构以满足较高耐压和相对低的导通电阻的需求。
[0003]请参考图1和图2，图1为现有的NLDMOS晶体管源区位置的俯视结构示意图，图2为沿图1中AA'线切割的剖面结构示意图，包括:半导体衬底10，位于半导体衬底10内的体区20 ;位于所述半导体衬底10且位于体区20两侧的两个栅极结构40和侧墙41，所述栅极结构40横跨体区20与半导体衬底10的边缘；两个侧墙41之间暴露出的体区内具有重掺杂源区31，位于重掺杂源区31靠近栅极结构40 —侧的轻掺杂源区32，位于所述重掺杂源区31内的体区连接区21，位于体区连接区21表面的导电插塞22。由于随着集成电路集成度的不断提高，NLDMOS晶体管的尺寸在不断缩小，因此相邻的两个NLDMOS晶体管共用同于个源区，图1和图2中的两个栅极结构分别属于两个NLDMOS晶体管。
[0004]但是由于重掺杂源区31内需要形成体区连接区21，因此图1中的体区连接区21的宽度Wl和体区连接区21两侧的重掺杂源区31的宽度W2的尺寸不能进一步缩小，会导致NLDMOS晶体管的尺寸不容易进一步缩小。
【发明内容】
[0005]本发明解决的问题是提供一种半导体结构及其制造方法，能有效降低LDMOS晶体管的源区尺寸。
[0006]为解决上述问题，本发明实施例提供一种半导体结构的制造方法，包括:提供半导体衬底，所述半导体衬底内具有体区；在所述半导体衬底表面形成栅极结构，所述栅极结构横跨体区与半导体衬底的边缘；以所述栅极结构为掩膜，对两个栅极结构之间的体区进行第一杂质离子倾斜注入，在暴露出的体区表面和栅极结构底部靠近边缘的位置形成低阻轻掺杂源区；在所述栅极结构侧壁形成侧墙，以所述侧墙为掩膜，对暴露出的体区表面形成重掺杂源区；利用光掩模在所述重掺杂源区对应的位置进行离子注入，形成体区连接区，所形成的体区连接区与侧墙之间的间距小于当前工艺下体区连接区与侧墙之间的最小间距。
[0007]可选的，当所述半导体结构为NLDMOS晶体管的源区结构时，所述第一杂质离子为砷离子；当所述半导体结构为PLDMOS晶体管的源区结构时，所述第一杂质离子为BF2离子或铟离子。
[0008]可选的，当所述第一杂质离子为砷离子，所述砷离子倾斜注入的注入能量为1KeV?50KeV，注入剂量为5el3/平方厘米?lel4/平方厘米，注入的角度为7度?15度，所述低阻轻掺杂源区的方块电阻为600欧姆?1.2K欧姆。
[0009]可选的，当所述第一杂质离子为BF2离子或铟离子，所述BF2离子或铟离子倾斜注入的注入能量为1KeV?lOOKeV，注入剂量为5el3/平方厘米?lel4/平方厘米，注入的角度为7度?15度，所述低阻轻掺杂源区的方块电阻为IK欧姆?2K欧姆。
[0010]可选的，体区连接区光掩模图形的投影与侧墙有重叠部分。
[0011]可选的，体区连接区的光掩模图形为当前工艺下体区连接区的最小尺寸图形。
[0012]可选的的，体区连接区的光掩模图形为正方形，且所述正方形的边缘与侧墙的边缘呈45度。
[0013]本发明实施例还提供了一种半导体结构，包括:半导体衬底,位于半导体衬底内的体区；位于所述半导体衬底表面且位于体区两侧的两个栅极结构和侧墙，所述栅极结构横跨体区与半导体衬底的边缘；位于侧墙之间暴露出的体区内的重掺杂源区，位于重掺杂源区靠近栅极结构一侧的低阻轻掺杂源区，位于所述重掺杂源区内的体区连接区，所述体区连接区与侧墙之间的间距小于当前工艺下体区连接区与侧墙之间的最小间距。
[0014]可选的，当所述半导体结构为NLDMOS晶体管的源区结构时，所述低阻轻掺杂源区的第一杂质离子为砷离子；当所述半导体结构为PLDMOS晶体管的源区结构时，所述低阻轻掺杂源区的第一杂质离子为BF2离子或铟离子。
[0015]可选的，当所述半导体结构为PLDMOS晶体管的源区结构时，所述低阻轻掺杂源区的方块电阻为IK欧姆?2K欧姆。
[0016]可选的，当所述半导体结构为NLDMOS晶体管的源区结构时，所述低阻轻掺杂源区的方块电阻为600欧姆?1.2K欧姆。
[0017]可选的，所述体区连接区与侧墙相接触。
[0018]可选的，体区连接区的光掩模图形为正方形，且所述正方形光掩模图形的边缘与侧墙的边缘呈45度。
[0019]可选的，还包括位于体区连接区表面的导电插塞，两个侧墙边缘之间的间距等于侧墙与导电插塞之间最小间距的两倍、导电插塞的宽度两者之和。
[0020]与现有技术相比，本技术方案具有以下优点:
[0021]利用第一杂质离子注入工艺在轻掺杂源区的位置形成低阻轻掺杂源区，在侧墙的底部的体区内形成导电通道，同时形成的体区连接区与侧墙之间的间距小于当前工艺下体区连接区与侧墙之间的最小间距，虽然体区连接区与侧墙之间的间距变小，但由于沟道区的电流能通过导电通道(低阻轻掺杂源区)与重掺杂源区电连接，不会大幅提高LDMOS晶体管的导通电阻，因此能同时兼顾源区尺寸和导电性能。
【专利附图】
【附图说明】
[0022]图1和图2是现有技术的NLDMOS晶体管的源区位置的结构示意图；
[0023]图3?图9是本发明实施例的半导体结构的制作过程的结构示意图。
【具体实施方式】
[0024]发明人经过研究发现，体区连接区21的宽度Wl由于受到光刻工艺的限制不能进一步缩小，而体区连接区21两侧的重掺杂源区31的宽度W2不仅仅是受到光刻工艺的限制，还会受到器件性能的限制。由于体区连接区21与重掺杂源区31之间反型，当体区连接区21与侧墙41之间的宽度W2过小时，体区连接区21 —侧对应位置的重掺杂源区31的电阻会变大。进一步研究发现，主要是由于现有的轻掺杂源区32是由中等能量(约为100KV)中等剂量(lel2?lel3/平方厘米)大角度(约为30度)的磷离子注入所形成，目的是满足NMOS晶体管的热载流子导致器件特性退化(HCI)的寿命要求，但源端侧墙下电阻较大，且磷离子的扩散速度快，寄生基区电阻较大。如果对应的宽度W2也过小时，会严重影响NLDMOS晶体管的导通电阻。
[0025]因此本发明实施例提供了一种半导体结构及其制造方法，利用第一杂质离子注入工艺在轻掺杂源区的位置形成低阻轻掺杂源区，在侧墙的底部的体区内形成导电通道，同时形成的体区连接区与侧墙之间的间距小于当前工艺下体区连接区与侧墙之间的最小间距，虽然体区连接区与侧墙之间的间距变小，但由于沟道区的电流能通过导电通道(低阻轻掺杂源区)与重掺杂源区电连接，不会大幅提高LDMOS晶体管的导通电阻，因此能同时兼顾源区尺寸和导电性能。
[0026]下面结合附图，通过具体实施例，对本发明的技术方案进行清楚、完整的描述。由于利用本发明实施例的半导体结构的制造方法可以分别制造NLDMOS晶体管或PLDMOS晶体管的源区结构，在本实施例中，以制造NLDMOS晶体管的源区结构为例对本发明实施例的半导体结构的制造过程进行说明。
[0027]请参考图3?图9，为本发明实施例的半导体结构的制造过程的结构示意图。
[0028]请参考图3，提供半导体衬底110，所述半导体衬底110内具有P型体区120。
[0029]在本实施例中，由于对应的LDMOS晶体管为NLDMOS晶体管，因此所述半导体衬底110为N型衬底，所述P型体区120的形成工艺为离子注入工艺，离子注入后，利用退火工艺进行退结并激活杂质。
[0030]在其他实施例中，还可以在半导体衬底110内形成N型阱区，在N型阱区内形成P型体区120。
[0031]请参考图4，在所述半导体衬底110表面形成栅极结构140。
[0032]在形成栅极结构140之前，还包括在半导体衬底内形成浅沟槽隔离结构，P型阱区等工艺步骤，由于NLDMOS漏区的形成工艺不是本发明的保护要点，在此不做详述。
[0033]所述栅极结构140为多晶硅栅极结构或金属栅极结构等。在本实施例中，所述栅极结构140为多晶硅栅极结构，包括栅氧化层和位于栅氧化层表面的多晶硅栅极。在其他实施例中，当采用后栅工艺形成金属栅极结构，所述栅极结构也可以为多晶硅伪栅。
[0034]请参考图5，以所述栅极结构140为掩膜，对两个栅极结构140之间的P型体区120进行砷离子倾斜注入，在暴露出的P型体区120表面和栅极结构140底部靠近边缘的位置形成低阻轻掺杂源区132。
[0035]在本实施例中，由于所制造的LDMOS晶体管为NLDMOS晶体管，对两个栅极结构之间的体区进行第一杂质离子倾斜注入的第一杂质离子为砷离子，所述砷离子倾斜注入的注入能量为1KeV?50KeV，注入剂量为5el3/平方厘米?lel4/平方厘米，注入的角度为7度?15度，最终形成的低阻轻掺杂源区132的方块电阻为600欧姆?1.2K欧姆。
[0036]由于所述砷离子倾斜注入的注入能量小于现有的轻掺杂源区的注入能量，且注入剂量大于现有的轻掺杂源区的注入浓度，因此能有效降低了 NLDMOS源端侧墙下的电阻；同时砷热扩散速度慢，较磷注入而言，能获得更小的寄生基区电阻，改善影响器件导通时的击穿特性。
[0037]由于在栅极结构140底部靠近边缘的位置也形成有低阻轻掺杂源区132，因此位于栅极结构140底部靠近边缘的位置会形成导电通道，后续即使体区连接区与侧墙相接触，体区连接区对应位置的沟道区中的电流会通过导电通道流到其他位置的重掺杂源区，形成通路。
[0038]请参考图6，在所述栅极结构140侧壁形成侧墙141，以所述侧墙141为掩膜，对暴露出的P型体区120表面进行离子注入形成N型重掺杂源区131。
[0039]在形成所述N型重掺杂源区131的同时，在NLDMOS晶体管的漏区位置对应形成N型重掺杂漏区(未图示)。
[0040]请参考图7，利用光掩模在所述N型重掺杂源区131对应的位置进行离子注入，形成P型体区连接区121，所形成的P型体区连接区121与侧墙141之间的间距小于当前工艺下P型体区连接区与侧墙之间的最小间距。
[0041]所述P型体区连接区121的深度大于或等于N型重掺杂源区131的深度，使得P型体区连接区121与P型体区120电学连接，后续在P型体区连接区121表面形成导电插塞。
[0042]在本实施例中，所述P型体区连接区121与侧墙141两者的边界重合。在其他实施例中，所述P型体区连接区与侧墙相接触。或者所述P型体区连接区与侧墙相分离，且P型体区连接区与侧墙之间的间距小于当前工艺下P型体区连接区与侧墙之间的最小间距。
[0043]在本实施例中，用于形成P型体区连接区121的光掩模图形的投影与侧墙有重叠部分，使得最终离子注入形成的P型体区连接区121与侧墙141两者的边界重合。
[0044]在一个实施例中，所述P型体区连接区121的光掩模图形为正方形，且所述正方形的边缘与侧墙的边缘呈45度，所述正方形为当前工艺下体区连接区的最小尺寸图形。
[0045]在相同的图形面积的情况下，由于45度旋转的正方形会导致P型体区连接区与侧墙之间的交线最短，使得漏极电流在导电通道(侧墙底部的低阻轻掺杂源区132)流动的距离最短。虽然低阻轻掺杂源区132的电阻较低，由于HCI的存在，掺杂浓度也不能过高，因此漏极电流在导电通道的流动距离越短越好。由于P型体区连接区掩膜图形的尺寸受到工艺的限制不能过小，因此当P型体区连接区的光掩模图形为当前工艺下体区连接区的最小尺寸图形，长和宽确定后，为了进一步降低漏极电流在导电通道的流动距离，将P型体区连接区的光掩模图形与侧墙之间设有夹角。因此，在本实施例中，P型体区连接区的光掩模图形为正方形，所述正方形的边缘与侧墙的边缘呈45度。
[0046]由于侧墙底部的低阻轻掺杂源区132的存在，P型体区连接区121与侧墙141之间的间距可以无限缩小。即使P型体区连接区121完全与侧墙141相接触，将N型重掺杂源区131分隔成几个部分，但由于低阻轻掺杂源区132的存在，分隔的几个N型重掺杂源区131仍电学连接，总的导通电阻不会因为P型体区连接区121的位置变化而大幅改变，因此能同时兼顾源区尺寸和导电性能。
[0047]请参考图8和图9，图9为图8所示的半导体结构的俯视结构示意图，在所述P型体区连接区121表面和N型重掺杂源区131表面形成导电插塞122。
[0048]由于P型体区连接区121与侧墙141之间的间距可以无限缩小，所述两个源区之间的距离取决于侧墙与导电插塞之间最小间距和导电插塞的宽度。在本实施例中，所述两个侧墙141之间的间距(即N型重掺杂源区131的宽度)为侧墙与导电插塞之间最小间距的两倍、导电插塞的宽度之和。在其他实施例中，所述两个侧墙141之间的间距可略大于侧墙与导电插塞之间最小间距的两倍、导电插塞的宽度之和。
[0049]在另一实施例中，由于制造PLDMOS晶体管的源区结构的具体步骤与制NLDMOS晶体管的源区结构的具体步骤相似，相同之处不作赘述。由于两者的区别仅在于掺杂离子电学类型的相反，在本实施例中，体区、体区连接区为P型，重掺杂源区、低阻轻掺杂源区为N型，而在另一实施例中，体区、体区连接区为N型，重掺杂源区、低阻轻掺杂源区为P型，且所述第一杂质离子为BF2离子或铟离子，所述BF2离子或铟离子倾斜注入的注入能量为1KeV?lOOKeV，注入剂量为5el3/平方厘米?lel4/平方厘米，注入的角度为7度?15度，所述低阻轻掺杂源区的方块电阻为IK欧姆?2K欧姆。
[0050]本发明实施例还提供了一种半导体结构，请参考图8和图9，包括:半导体衬底110，位于半导体衬底110内的P型体区120 ;位于所述半导体衬底110表面且位于P型体区120两侧的两个栅极结构140和侧墙141，所述栅极结构140横跨P型体区120与半导体衬底I1的边缘；位于侧墙140之间暴露出的P型体区120内的N型重掺杂源区131，位于N型重掺杂源区131靠近栅极结构140 —侧的低阻轻掺杂源区132，位于所述N型重掺杂源区131内的P型体区连接区121，所述P型体区连接区121与侧墙141之间的间距小于当前工艺下P型体区连接区与侧墙之间的最小间距。
[0051]在本实施例中，当所述第一杂质离子为砷离子，所述低阻轻掺杂源区的形成工艺为:砷离子倾斜注入的注入能量为1KeV?50KeV，注入剂量为5el3/平方厘米?lel4/平方厘米，注入的角度为7度?15度，所述低阻轻掺杂源区的方块电阻为600欧姆?1.2K欧姆。
[0052]在本实施例中，由于P型体区连接区121的光掩模图形为正方形，且所述正方形的边缘与侧墙的边缘呈45度，所述P型体区连接区与侧墙相接触。
[0053]在其他实施例中，所述P型体区连接区还可以为其他图形，例如矩形、圆形灯，且所述P型体区连接区与侧墙之间的间距小于当前工艺下P型体区连接区与侧墙之间的最小间距。
[0054]在本实施例中，还包括位于P型体区连接区121表面的导电插塞122，两个侧墙之间的间距等于侧墙与导电插塞之间最小间距的两倍和导电插塞的宽度之和。
[0055]在本实施例中，所述半导体结构为NLDMOS晶体管的源区结构，在其他实施例中，当所述半导体结构为PLDMOS晶体管的源区结构时，所述第一杂质离子为BF2离子或铟离子，所述BF2离子或铟离子倾斜注入的注入能量为1KeV?lOOKeV，注入剂量为5el3/平方厘米?lel4/平方厘米，注入的角度为7度?15度，所述低阻轻掺杂源区的方块电阻为IK欧姆?2K欧姆。
[0056]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【权利要求】
1.一种半导体结构的制造方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底内具有体区； 在所述半导体衬底表面形成栅极结构，所述栅极结构横跨体区与半导体衬底的边缘； 以所述栅极结构为掩膜，对两个栅极结构之间的体区进行第一杂质离子倾斜注入，在暴露出的体区表面和栅极结构底部靠近边缘的位置形成低阻轻掺杂源区； 在所述栅极结构侧壁形成侧墙，以所述侧墙为掩膜，对暴露出的体区表面形成重掺杂源区； 利用光掩模在所述重掺杂源区对应的位置进行离子注入，形成体区连接区，所形成的体区连接区与侧墙之间的间距小于当前工艺下体区连接区与侧墙之间的最小间距。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，当所述半导体结构为NLDMOS晶体管的源区结构时，所述第一杂质离子为砷离子；当所述半导体结构为PLDMOS晶体管的源区结构时，所述第一杂质离子为BF2离子或铟离子。
3.如权利要求2所述的半导体结构的制造方法，其特征在于，当所述第一杂质离子为砷离子，所述砷离子倾斜注入的注入能量为1KeV?50KeV，注入剂量为5el3/平方厘米?lel4/平方厘米，注入的角度为7度?15度，所述低阻轻掺杂源区的方块电阻为600欧姆?1.2K欧姆。
4.如权利要求2所述的半导体结构的制造方法，其特征在于，当所述第一杂质离子为BF2离子或铟离子，所述BF2离子或铟离子倾斜注入的注入能量为1KeV?lOOKeV，注入剂量为5el3/平方厘米?lel4/平方厘米，注入的角度为7度?15度，所述低阻轻掺杂源区的方块电阻为IK欧姆?2K欧姆。
5.如权利要求1所述的半导体结构的制造方法，其特征在于，体区连接区光掩模图形的投影与侧墙有重叠部分。
6.如权利要求1所述的半导体结构的制造方法，其特征在于，体区连接区的光掩模图形为当前工艺下体区连接区的最小尺寸图形。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，体区连接区的光掩模图形为正方形，且所述正方形的边缘与侧墙的边缘呈45度。
8.—种半导体结构,其特征在于,包括:半导体衬底，位于半导体衬底内的体区；位于所述半导体衬底表面且位于体区两侧的两个栅极结构和侧墙，所述栅极结构横跨体区与半导体衬底的边缘；位于侧墙之间暴露出的体区内的重掺杂源区，位于重掺杂源区靠近栅极结构一侧的低阻轻掺杂源区，位于所述重掺杂源区内的体区连接区，所述体区连接区与侧墙之间的间距小于当前工艺下体区连接区与侧墙之间的最小间距。
9.如权利要求8所述的半导体结构，其特征在于，当所述半导体结构为NLDMOS晶体管的源区结构时，所述低阻轻掺杂源区的第一杂质离子为砷离子；当所述半导体结构为PLDMOS晶体管的源区结构时，所述低阻轻掺杂源区的第一杂质离子为BF2离子或铟离子。
10.如权利要求9所述的半导体结构，其特征在于，当所述半导体结构为PLDMOS晶体管的源区结构时，所述低阻轻掺杂源区的方块电阻为IK欧姆?2K欧姆。
11.如权利要求9所述的半导体结构，其特征在于，当所述半导体结构为NLDMOS晶体管的源区结构时，所述低阻轻掺杂源区的方块电阻为600欧姆?1.2K欧姆。
12.如权利要求8所述的半导体结构，其特征在于，所述体区连接区与侧墙相接触。
13.如权利要求12所述的半导体结构，其特征在于，体区连接区的光掩模图形为正方形，且所述正方形光掩模图形的边缘与侧墙的边缘呈45度。
14.如权利要求8所述的半导体结构，其特征在于，还包括位于体区连接区表面的导电插塞，两个侧墙边缘之间的间距等于侧墙与导电插塞之间最小间距的两倍、导电插塞的宽度两者之和。
【文档编号】H01L21/265GK104241137SQ201410285928
【公开日】2014年12月24日 申请日期:2014年6月24日 优先权日:2014年6月24日
【发明者】陆阳, 黄必亮, 任远程, 周逊伟 申请人:杰华特微电子（杭州）有限公司