阵列基板及其制作方法、显示装置制造方法

阵列基板及其制作方法、显示装置制造方法
【专利摘要】本发明涉及显示【技术领域】，公开了一种阵列基板及其制作方法、显示装置。阵列基板的引线包括透明导电层和位于透明导电层下方的至少两个金属层。其中，透明导电层和其中一个金属层电性连接，且相邻的两个金属层之间形成有绝缘层，并电性连接，使得引线具有至少两层导通通道。并设置至少一个金属层的端部被绝缘层包覆，避免其与环境接触，有效降低引线被腐蚀出现电性导通不良的风险，多层导通通道和至少一个金属层的端部被绝缘层包覆的设计，能够大大提高产品良率。
【专利说明】阵列基板及其制作方法、显示装置

【技术领域】
[0001] 本发明涉及显示【技术领域】，特别是涉及一种阵列基板及其制作方法、显示装置。

【背景技术】
[0002] 薄膜晶体管液晶显不器（ThinFilmTransistorLiquidCrystalDisplay，简称 TFT-LCD)具有体积小、功耗低、无辐射、制造成本相对较低等特点，在当前的平板显示器市 场占据了主导地位。TFT-LCD的主体结构为对盒的阵列基板和彩膜基板，在阵列基板和彩膜 基板之间填充有液晶分子。在阵列基板上形成有横纵交叉的栅线和数据线，限定多个像素 单元，每个像素单元包括薄膜晶体管（ThinFilmTransistor,简称TFT)和像素电极，在薄 膜晶体管上覆盖有钝化层。TFT的漏电极和像素电极电性连接，源电极和数据线电性连接， 栅电极和栅线电性连接。数据线上传输的像素电压通过薄膜晶体管输出至像素电极，像素 电极与公共电极配合，形成驱动液晶分子偏转的驱动电场，实现特定灰阶的显示。
[0003] TFT-IXD的非显示区域包括引线区域，所述引线区域包括多条引线，所述引线用于 连接驱动芯片，为栅线和数据线提供所需的信号。
[0004] 为了方便后续的测试，实际工艺中，引线的端部是封闭连接的，如图1所示，以对 所有的栅线或数据线施加相同的信号，方便对薄膜晶体管的电学特性等进行测试。在测试 完成后，再沿直线L切割基板，使得引线之间断开。
[0005] 然而，切割基板后会使得引线的端部直接暴露在环境中。由于制造显示装置的环 境不是严格的干燥环境，环境中存在的水汽或者其他物质会导致引线的腐蚀，大大降低了 产品良率。


【发明内容】

[0006] 本发明提供一种阵列基板及其制作方法、显示装置，用以解决引脚导线的端部暴 露在环境中，会被水汽或者其他物质腐蚀，大大降低了产品良率的问题。
[0007] 为解决上述技术问题，本发明提供阵列基板，包括引线区域，所述引线区域包括多 条引线，所述引线包括第一透明导电层，所述第一透明导电层用于与芯片引脚电性连接，所 述引线还包括：
[0008]至少两个金属层，位于所述第一透明导电层下方，所述第一透明导电层与其中一 个金属层电性连接；
[0009] 其中，相邻的两个金属层之间形成有绝缘层，且相邻的两个金属层电性连接，至少 一个金属层的端部被绝缘层包覆。
[0010] 如上所述的阵列基板，优选的是，所述引线包括两个金属层；
[0011] 其中一个金属层的端部被绝缘层包覆。
[0012] 如上所述的阵列基板，优选的是，所述引线还包括：
[0013] 第二透明导电层，位于所述两个金属层下方；
[0014] 所述第一透明导电层包覆所述两个金属层的侧面，并与所述第二透明导电层电性 连接。
[0015] 如上所述的阵列基板，优选的是，所述阵列基板还包括显示区域，所述显示区域包 括：
[0016] 薄膜晶体管，所述薄膜晶体管的栅电极由栅金属形成，源电极和漏电极由源漏金 属形成；
[0017] 像素电极，由透明导电材料形成；
[0018] 所述引线的两个金属层分别为栅金属层和源漏金属层。
[0019] 如上所述的阵列基板，优选的是，所述引线的第一透明导电层与像素电极由同一 透明导电膜层形成；
[0020] 所述引线的栅金属层与薄膜晶体管的栅电极由同一栅金属膜层形成；
[0021] 所述引线的源漏金属层与薄膜晶体管的源电极和漏电极由同一源漏金属膜层形 成。
[0022] 如上所述的阵列基板，优选的是，所述显示区域还包括：
[0023] 公共电极，由透明导电材料形成；
[0024] 所述引线的第二透明导电层与所述公共电极由同一透明导电膜层形成，其中，所 述像素电极为狭缝电极，所述公共电极为板状电极。
[0025] 如上所述的阵列基板，优选的是，所述薄膜晶体管为底栅型薄膜晶体管；
[0026] 所述引线的源漏金属层位于第一透明导电层和栅金属层之间，所述第一透明导电 层和源漏金属层之间形成有第一绝缘层，所述源漏金属层和栅金属层之间形成有第二绝缘 层；
[0027] 所述第一绝缘层中形成有第一过孔，露出源漏金属层；所述第二绝缘层中形成有 第二过孔，露出栅金属层；
[0028] 所述第一透明导电层填充所述第一过孔与源漏金属层电性接触；所述源漏金属层 填充所述第二过孔与栅金属层电性接触；
[0029] 所述第二透明导电层位于栅金属层下方，与栅金属层直接电性接触，所述第一透 明导电层包覆在源漏金属层和栅金属层的侧面，与第二透明导电层电性接触。
[0030] 本发明还提供一种显示装置，其包括阵列基板，所述阵列基板采用如上所述的阵 列基板。
[0031] 本发明还提供一种如上所述的阵列基板的制作方法，所述阵列基板包括引线区 域，所述制作方法包括：
[0032] 在一衬底基板上形成多条引线，所述引线位于所述引线区域；
[0033] 形成所述引线的步骤包括：
[0034] 在所述衬底基板上形成第一透明导电层，所述第一透明导电层用于与芯片引脚电 性连接，其特征在于，形成所述引线的步骤还包括：
[0035] 在所述第一透明导电层的下方形成至少两个金属层，所述第一透明导电层与其中 一个金属层电性连接；
[0036] 其中，相邻的两个金属层之间形成有绝缘层，且相邻的两个金属层电性连接，至少 一个金属层的端部被绝缘层包覆。
[0037] 如上所述的制作方法，优选的是，所述引线包括两个金属层；
[0038] 其中一个金属层的端部被绝缘层包覆。
[0039] 如上所述的阵列基板，优选的是，形成所述引线的步骤还包括：
[0040] 在所述两个金属层的下方形成第二透明导电层；
[0041] 所述第一透明导电层包覆所述两个金属层的侧面，与所述第二透明导电层电性连 接。
[0042] 如上所述的阵列基板，优选的是，所述阵列基板还包括显示区域，所述制作方法还 包括：
[0043] 在所述衬底基板上形成薄膜晶体管，所述薄膜晶体管的栅电极由栅金属形成，源 电极和漏电极由源漏金属形成；
[0044] 在所述衬底基板上形成像素电极，所述像素电极由透明导电材料形成；
[0045] 所述薄膜晶体管和像素电极位于所述显示区域，所述引线的两个金属层分别为栅 金属层和源漏金属层。
[0046] 如上所述的阵列基板，优选的是，形成所述引线的步骤包括：
[0047] 在所述衬底基板上形成第一透明导电膜层，对所述第一透明导电膜层进行构图工 艺同时形成所述引线的第一透明导电层和像素电极；
[0048] 在所述衬底基板上形成栅金属膜层，对所述栅金属膜层进行构图工艺同时形成所 述引线的栅金属层和薄膜晶体管的栅电极；
[0049] 在所述衬底基板上形成源漏金属膜层，对所述源漏金属膜层进行构图工艺所述引 线的源漏金属层和薄膜晶体管的源电极、漏电极。
[0050] 如上所述的阵列基板，优选的是，形成所述引线的步骤还包括：
[0051] 在所述衬底基板上形成第二透明导电膜层，对所述第二透明导电膜层进行构图工 艺同时形成所述引线的第二透明导电层和公共电极，其中，所述像素电极为狭缝电极，所述 公共电极为板状电极。
[0052] 如上所述的阵列基板，优选的是，所述薄膜晶体管为底栅型薄膜晶体管；
[0053] 所述制作方法包括：
[0054] 在所述衬底基板上形成第二透明导电膜层，对所述第二透明导电膜层进行构图工 艺形成所述引线的第二透明导电层和板状公共电极；
[0055] 在形成有所述引线的第二透明导电层的衬底基板上形成栅金属膜层，对所述栅金 属膜层进行构图工艺形成所述引线的栅金属层和薄膜晶体管的栅电极；
[0056] 在形成有所述引线的栅金属层的衬底基板上形成第二绝缘层，对所述第二绝缘层 进行构图工艺形成第二过孔，露出栅金属层；
[0057] 在形成有所述第二绝缘层的衬底基板上形成源漏金属膜层，对所述源漏金属膜层 进行构图工艺所述引线的源漏金属层，以及薄膜晶体管的源电极和漏电极；
[0058] 在形成有所述引线的源漏金属层的衬底基板上形成第一绝缘层，对所述第一绝缘 层进行构图工艺形成第一过孔，露出源漏金属层；
[0059] 在形成有所述第一绝缘层的衬底基板上形成第一透明导电膜层，对所述第一透明 导电膜层进行构图工艺形成所述引线的第一透明导电层和狭缝像素电极。
[0060] 本发明的上述技术方案的有益效果如下：
[0061] 上述技术方案中，阵列基板的引线包括透明导电层和位于透明导电层下方的至少 两个金属层。其中，透明导电层和其中一个金属层电性连接，且相邻的两个金属层之间形成 有绝缘层，并电性连接，使得引线具有至少两层导通通道。并设置至少一个金属层的端部被 绝缘层包覆，避免其与环境接触，有效降低引线被腐蚀出现电性导通不良的风险，多层导通 通道和至少一个金属层的端部被绝缘层包覆的设计，能够大大提高产品良率。

【专利附图】

【附图说明】
[0062]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可 以根据这些附图获得其他的附图。
[0063]图1表示本发明实施例中薄膜晶体管阵列基板上引脚导线的结构示意图；
[0064] 图2表示图1沿A-A的剖视图；
[0065] 图3表示图1沿B-B的剖视图。

【具体实施方式】
[0066] 对于TFT-IXD的阵列基板，其非显示区域包括引线区域，驱动芯片通过引线区域 的引线为栅线和数据线提供显示所需的信号。现有技术中，阵列基板上的引线由透明导电 层形成，可以与阵列基板上的像素电极或公共电极由同一透明导电膜层同时形成。具体的， 当公共电极形成在彩膜基板上时，所述引线与像素电极由同一透明导电层同时形成。当公 共电极形成在阵列基板上时，所述引线可以与公共电极由同一透明导电层同时形成。
[0067]但是，透明导电材料为氧化铟锡、氧化铟锌等透明金属氧化物，导电率较大，如果 整条引线均由透明导电材料形成时，会造成信号传输的延迟。现有技术中的解决方案是：阵 列基板的引线包括透明导电层和金属层，所述金属层为栅金属层或源漏金属层，仅使用透 明导电层形成一小段图案，用于与驱动芯片的引脚电性连接，并制作绝缘层过孔，使得所述 一小段透明导电层与引线的金属层电性连接，从而减小了引线的传输电阻。
[0068] 在实际制作工艺中，为了方便后续的测试，形成的引线位于非显示区域的一端是 封闭连接的，即，引线的栅金属层或源漏金属层位于非显示区域的一端是封闭连接的，在测 试完成后，再切割基板，使得引线之间断开。
[0069]然而，切割基板后会使得栅金属层或源漏金属层的端部直接暴露在环境中。由于 制造显示装置的环境不是严格的干燥环境，环境中存在的水汽或者其他物质会导致引线的 腐蚀，大大降低了产品良率。
[0070] 本发明就是针对上述技术问题，提供一种阵列基板及其制作方法、显示装置，通过 设置阵列基板上的引线包括透明导电层和位于透明导电层下方的至少两个金属层。其中， 透明导电层和其中一个金属层电性连接，且相邻的两个金属层之间形成有绝缘层，并电性 连接，使得引线具有至少两层导通通道。并设置至少一个金属层的端部被绝缘层包覆，避免 其与环境接触，有效降低引线被腐蚀出现电性导通不良的风险。多层导通通道和至少一个 金属层的端部被绝缘层包覆的设计，能够大大提高产品良率。
[0071] 下面将结合附图和实施例，对本发明的【具体实施方式】作进一步详细描述。以下实 施例用于说明本发明，但不用来限制本发明的范围。
[0072] 实施例一
[0073] 本发明实施例中提供一种阵列基板，包括显示区域和非显示区域，所述非显示区 域包括引线区域，所述引线区域包括多条引线，所述引线的一端与驱动芯片电性连接，另一 端与特定的配线电性连接，用于为所述配线提供显示所需的信号。
[0074] 所述引线包括第一透明导电层和位于所述第一透明导电层下方的两个金属层，所 述第一透明导电层用于与芯片引脚电性连接。所述第一透明导电层还与其中一个金属层电 性连接，且相邻的两个金属层之间形成有绝缘层，相邻的两个金属层电性连接，从而使得引 线具有至少两层导通通道。并设置至少一个金属层的端部被绝缘层包覆，避免其与环境接 触，有效降低引线被腐蚀出现电性导通不良的风险。多层导通通道和至少一个金属层的端 部被绝缘层包覆的设计，能够大大提高产品良率。
[0075] 最好设置引线的金属层的电阻率小于第一透明导电层的电阻率，以减小传输电 阻。
[0076] 本发明的技术方案能够有效降低引线被腐蚀出现电性导通不良的风险，同时，多 层电性导通通道的设计，大大提高了产品良率。
[0077] 对于薄膜晶体管阵列基板，其显示区域形成有横纵交叉的栅线和数据线，用于限 定多个像素单元。每个像素单元包括薄膜晶体管和像素电极。所述栅线和薄膜晶体管的栅 电极由栅金属（<^1，41，48，11〇,0，制，附，|/[11，1';[，13，1等金属以及这些金属的合金）形成， 所述数据线、源电极和漏电极由源漏金属（Cu，Al，Ag，Mo,Cr，Nd，Ni，Mn，Ti，Ta，W等金属 以及这些金属的合金）形成，所述像素电极由透明导电材料（IT0、IZ0等透明金属氧化物） 形成。其中，薄膜晶体管的栅电极与栅线电性连接，栅线上传输的信号用于打开或关闭薄膜 晶体管。源电极与数据线电性连接，漏电极与像素电极电性连接，数据线上传输的像素电压 通过薄膜晶体管输出至像素电极。像素电极与公共电极配合，形成驱动液晶分子偏转的驱 动电场，实现特定灰阶的显示。
[0078] 则薄膜晶体管阵列基板的引线具体与栅线或数据线电性连接，用于为栅线或数据 线提供显示所需的信号。
[0079] 为了降低生产成本，本实施例中的阵列基板，其上引线的第一透明导电层可以与 像素电极或公共电极由同一透明导电膜层形成。
[0080] 优选地，所述引线包括两个金属层，具体为栅金属层和源漏金属层，能够实现两层 导通通道。其中，引线的栅金属层和源漏金属层位于第一透明导电层的下方，且栅金属层或 源漏金属层的端部被绝缘层包覆。例如：引线的栅金属层的端部被绝缘层包覆，则在实际制 作工艺中，形成的引线的源漏金属层在非显示区域的一端封闭连接，以方便后续的测试工 艺中，对栅线或数据线施加相同的信号，对薄膜晶体管的电学特性等进行测试。在测试完成 后，再切割基板，使得引线的源漏金属层之间断开，实现引线之间的断开。
[0081]为了简化阵列基板的制作工艺，引线的栅金属层与薄膜晶体管的栅电极由同一栅 金属膜层形成，引线的源漏金属层与薄膜晶体管的源电极和漏电极由同一源漏金属膜层形 成。同时，引线的第一透明导电层可以与像素电极由同一透明导电膜层形成，从而不需要通 过单独的工艺形成引线。具体的，阵列基板的栅线、数据线可以延长至非显示区域，形成引 线的栅金属层和源漏金属层，从而不需要制作单独的电性连接结构来实现引线与栅线或数 据线的电性连接。
[0082] 在一个具体的实施方式中，引线的第一透明导电层、栅金属层和源漏金属层之间 通过绝缘层过孔电性连接。下面以阵列基板的薄膜晶体管为底栅型薄膜晶体管来具体描 述：
[0083] 引线的源漏金属层位于第一透明导电层和栅金属层之间，所述第一透明导电层和 源漏金属层之间形成有第一绝缘层，所述源漏金属层和栅金属层之间形成有第二绝缘层。 在所述第一绝缘层中形成第一过孔，露出源漏金属层，在所述第二绝缘层中形成有第二过 孔，露出栅金属层。所述第一透明导电层填充所述第一过孔与源漏金属层电性接触，所述源 漏金属层填充所述第二过孔与栅金属层电性接触。
[0084] 进一步地，可以设置所述引线还包括第二透明导电层，所述引线的源漏金属层位 于所述栅金属层和第二透明导电层之间。所述第一透明导电层包覆栅金属层和源漏金属层 的侧面，并与所述第二透明导电层电性连接，从而能够形成四层导通通道，进一步提高产品 良率。
[0085] 结合图1-图3所示，本发明实施例中底栅型薄膜晶体管阵列基板的引线具体包 括：
[0086] 第二透明导电层21，由透明导电膜层形成，当公共电极形成在阵列基板上时，第二 透明导电层21具体可以与公共电极由同一透明导电膜层通过一次构图工艺同时形成；[0087] 形成在第二透明导电层21上的栅金属层12,栅金属层12与阵列基板的栅电极和 栅线由同一栅金属膜层同时形成；
[0088] 覆盖在栅金属层12上的第二绝缘层13,第二绝缘层13中形成有多个第二过孔 17,露出栅金属层12,其中，第二过孔17的位置并不固定，可以根据需要灵活定位。而且栅 金属层12的端部被第二绝缘层13包覆；
[0089] 形成在第二绝缘层13上的源漏金属层11，填充第二过孔17,与栅金属层12电性 接触，其中，源漏金属层11与阵列基板的数据线、源电极和漏电极由同一源漏金属膜层同 时形成，其端部暴露在环境中；
[0090] 覆盖在源漏金属层11上的第一绝缘层14,第一绝缘层14中形成有多个第一过孔 16,露出源漏金属层11，其中，第一过孔16与第一透明导电层20的位置对应；
[0091] 形成在第一绝缘层14上的第一透明导电层20,通过第一过孔16与源漏金属层11 电性接触，其中，第一透明导电层20与像素电极由同一透明导电膜层同时形成，且第一透 明导电层20包覆在源漏金属层11和栅金属层12的侧面，并与第二透明导电层21电性连 接。
[0092] 实施例二
[0093] 本发明实施例中还提供一种显示装置，其包括阵列基板，所述阵列基板采用实施 例一中的阵列基板，提_了广品良率。
[0094] 实施例三
[0095] 基于同一发明构思，本发明实施例中还提供一种实施例一中的阵列基板的制作方 法，所述阵列基板包括引线区域和显示区域，所述引线区域包括多条引线，驱动芯片通过所 述引线为显示区域的配线提供显示所需的信号。
[0096] 所述制作方法包括：
[0097] 在一衬底基板上形成多条引线，所述引线位于所述引线区域，所述衬底基板为透 明基板，可为玻璃基板、石英基板或有机树脂基板。
[0098] 形成所述引线的步骤包括：
[0099] 在所述衬底基板上形成第一透明导电层，所述第一透明导电层用于与芯片引脚电 性连接；
[0100] 在所述第一透明导电层的下方形成至少两个金属层，所述第一透明导电层与其中 一个金属层电性连接；
[0101] 其中，相邻的两个金属层之间形成有绝缘层，且相邻的两个金属层电性连接，至少 一个金属层的端部被绝缘层包覆。
[0102] 通过上述步骤形成的引线具有至少两层导通通道，且至少一个金属层的端部不直 接裸露在环境中，从而使其在制造过程中避免了与环境的直接接触，能够有效降低引线被 腐蚀出现电性导通不良的风险，提高了产品良率。
[0103] 对于薄膜晶体管阵列基板，所述制作方法还包括：
[0104] 在所述衬底基板上形成薄膜晶体管，所述薄膜晶体管的栅电极由栅金属形成，源 电极和漏电极由源漏金属形成；
[0105] 在所述衬底基板上形成像素电极，所述像素电极由透明导电材料形成；
[0106] 所述薄膜晶体管和像素电极位于所述显示区域。
[0107] 为了降低生产成本，本实施例中的阵列基板，其上引线的第一透明导电层与像素 电极或公共电极由同一透明导电膜层同时形成。例如：引线的第一透明导电层与像素电极 由同一透明导电膜层同时形成的步骤具体为：
[0108] 在所述衬底基板上形成透明导电膜层，对所述透明导电膜层进行构图工艺，同时 形成引线的第一透明导电层和像素电极的图案。
[0109] 优选的，所述引线包括两个金属层，具体为栅金属层和源漏金属层，能够实现两层 导通通道。其中，引线的栅金属层和源漏金属层位于第一透明导电层的下方，且栅金属层或 源漏金属层的端部被绝缘层包覆。例如：引线的栅金属层的端部被绝缘层包覆，则在实际制 作工艺中，形成的引线的源漏金属层在非显示区域的一端封闭连接，以方便后续的测试工 艺中，对栅线或数据线施加相同的信号，对薄膜晶体管的电学特性等进行测试。在测试完成 后，再切割基板，使得引线的源漏金属层之间断开，实现引线之间的断开。
[0110] 则本实施例中阵列基板的制作方法具体包括：
[0111] 在所述衬底基板上形成第一透明导电膜层，对所述第一透明导电膜层进行构图工 艺同时形成所述引线的第一透明导电层和像素电极；
[0112] 在所述衬底基板上形成栅金属膜层，对所述栅金属膜层进行构图工艺同时形成所 述引线的栅金属层和薄膜晶体管的栅电极；
[0113] 在所述衬底基板上形成源漏金属膜层，对所述源漏金属膜层进行构图工艺所述引 线的源漏金属层和薄膜晶体管的源电极、漏电极。
[0114] 上述步骤中，在薄膜晶体管和像素电极的制作工艺中同时形成引线，简化了阵列 基板的制作工艺。
[0115] 在一个具体的实施方式中，所述引线的第一透明导电层、栅金属层和源漏金属层 之间通过绝缘层过孔电性连接。下面以阵列基板的薄膜晶体管为底栅型薄膜晶体管，来具 体描述如何通过绝缘层过孔来实现第一透明导电层、栅金属层和源漏金属层之间的电性连 接：
[0116] 在一衬底基板上形成栅金属膜层，对栅金属膜层进行构图工艺形成所述引线的栅 金属层和薄膜晶体管的栅电极；
[0117] 在所述引线的栅金属层和薄膜晶体管的栅电极上形成第二绝缘层，对第二绝缘层 进行构图工艺形成第二过孔，露出所述栅金属层；
[0118] 在所述第二绝缘层上形成源漏金属膜层，对源漏金属膜层进行构图工艺形成所述 引线的源漏金属层以及薄膜晶体管的源电极和漏电极，所述源漏金属层填充所述第二过 孔，与栅金属层电性接触；
[0119] 在所述引线的源漏金属层以及薄膜晶体管的源电极和漏电极上形成第一绝缘层， 对第一绝缘层进行构图工艺形成第一过孔，露出所述源漏金属层；
[0120] 在所述第一绝缘层上形成第一透明导电膜层，对所述第一透明导电膜层进行构图 工艺形成所述引线的第一透明导电层和像素电极，所述第一透明导电层填充所述第一过 孔，与源漏金属层电性接触。
[0121] 通过上述步骤即可实现引线的第一透明导电层、栅金属层和源漏金属层通过绝缘 层过孔电性连接。
[0122] 进一步地，可以设置所述引线还包括第二透明导电层，位于引线的金属层的下方。 具体的，对于底栅型薄膜晶体管，所述引线的源漏金属层位于所述栅金属层和第二透明导 电层之间，所述引线的第一透明导电层包覆源漏金属层和栅金属层的侧面，并与所述第二 透明导电层电性连接，从而能够形成四层导通通道，进一步提供产品良率。
[0123] 当公共电极形成在阵列基板上时，所述引线的第二透明导电层可以与阵列基板的 公共电极通过同一透明导电膜层形成，具体为：
[0124] 在所述衬底基板上形成第二透明导电膜层，对所述第二透明导电膜层进行构图工 艺同时形成所述引线的第二透明导电层和公共电极，其中，阵列基板的像素电极为狭缝电 极，位于最外层，所述公共电极为板状电极。
[0125] 结合图1-图3所示，本发明实施例中底栅型薄膜晶体管阵列基板的制作方法具体 包括：
[0126]步骤S1、提供一衬底基板（图中未示出），在所述衬底基板上形成第二透明导电膜 层，对所述第二透明导电膜层进行构图工艺，形成引线的第二透明导电线21和板状公共电 极。
[0127] 其中，所述衬底基板可为玻璃基板、石英基板或有机树脂基板。
[0128] 具体地，在所述衬底基板上采用磁控溅射、热蒸发或其它成膜方法沉积厚度为 300-1500A的第二透明导电膜层，第二透明导电膜层可以是ito或izo。在第二透明导电 膜层上涂敷一层光刻胶；采用掩膜板对光刻胶进行曝光，显影，使光刻胶形成光刻胶不保留 区域和光刻胶保留区域，其中，光刻胶保留区域对应于引线的第二透明导电层21和板状公 共电极所在区域，光刻胶不保留区域对应于其他区域；通过刻蚀工艺完全刻蚀掉光刻胶不 保留区域的第二透明导电膜层，剥离剩余的光刻胶，形成引线的第二透明导电层21和板状 公共电极。
[0129] 步骤S2、在完成步骤S1的衬底基板上形成栅金属膜层，对所述栅金属膜层进行构 图工艺，形成引线的栅金属层12,以及栅线和薄膜晶体管的栅电极（图中未示出）。
[0130] 具体地，可以采用溅射或热蒸发的方法在完成步骤S1的衬底基板上沉积一层厚 度为2500-丨6000A的栅金属膜层，栅金属膜层可以是Cu，Al，Ag，Mo,Cr，Nd，Ni，Mn，Ti， Ta，W等金属以及这些金属的合金，栅金属膜层可以为单层结构或者多层结构，多层结构比 如Cu\Mo,Ti\Cu\Ti，Mo\Al\Mo等。在栅金属膜层上涂覆一层光刻胶，采用掩膜板对光刻胶 进行曝光，显影，使光刻胶形成光刻胶不保留区域和光刻胶保留区域，其中，光刻胶保留区 域对应于引线的栅金属层12以及栅线和薄膜晶体管的栅电极所在的区域，光刻胶不保留 区域对应于其他区域；通过刻蚀工艺完全刻蚀掉光刻胶不保留区域的栅金属膜层，剥离剩 余的光刻胶，形成引线的栅金属层12,以及栅线和薄膜晶体管的栅电极。
[0131] 步骤S3、在完成步骤S2的衬底基板上形成第二绝缘层13,对第二绝缘层13进行 构图工艺形成第二过孔17,露出引线的栅金属层12。
[0132] 具体地，可以采用等离子体增强化学气相沉积（PECVD)方法，在经过步骤S2的衬 底基板上沉积厚度约为2000-6000A的第二绝缘层13,其中，第二绝缘层13材料可以选用 氧化物、氮化物或者氮氧化物，第二绝缘层13可以为单层、双层或多层结构。具体地，第二 绝缘层13可以是SiNx，SiOx或Si(0N)x。
[0133] 在第二绝缘层13上涂敷一层光刻胶；采用掩膜板对光刻胶进行曝光，显影，使光 刻胶形成光刻胶不保留区域和光刻胶保留区域，其中，光刻胶不保留区域对应于第二过孔 17所在区域，光刻胶保留区域对应于其他区域；通过刻蚀工艺完全刻蚀掉光刻胶不保留区 域的第二绝缘层，形成第二过孔17,露出引线的栅金属层12。剥离剩余的光刻胶。
[0134] 步骤S4、在完成步骤S3的衬底基板上形成源漏金属膜层，对源漏金属膜层进行构 图工艺，形成引线的源漏金属层11、数据线以及薄膜晶体管的源电极和漏电极，其中，源漏 金属层11填充第二过孔17,与栅金属层12电性接触。
[0135] 具体地，可以在经过步骤S3的衬底基板上采用磁控溅射、热蒸发或其它成膜方法 沉积一层厚度约为2000-6000.人的源漏金属膜层，源漏金属膜层可以是Cu，Al，Ag，Mo,Cr， Nd，Ni，Mn，Ti，Ta，W等金属以及这些金属的合金。源漏金属膜层可以是单层结构或者多层 结构，多层结构比如Cu\Mo,Ti\Cu\Ti，Mo\Al\Mo等。
[0136] 在源漏金属膜层上涂覆一层光刻胶，采用掩膜板对光刻胶进行曝光，显影，使光刻 胶形成光刻胶不保留区域和光刻胶保留区域，其中，光刻胶保留区域对应于引线的源漏金 属层11、数据线以及薄膜晶体管的源电极和漏电极所在的区域，光刻胶不保留区域对应于 其他区域；通过刻蚀工艺完全刻蚀掉光刻胶不保留区域的源漏金属膜层，剥离剩余的光刻 胶，形成引线的源漏金属层11、数据线以及薄膜晶体管的源电极和漏电极。
[0137] 步骤S5、在完成步骤S4的衬底基板上形成第一绝缘层14,对第一绝缘层14进行 构图工艺形成第一过孔16,露出引线的源漏金属层11。
[0138] 具体地，在经过步骤S4的衬底基板上采用磁控溅射、热蒸发、PECVD或其它成膜方 法沉积厚度为400-5000A的第一绝缘层14,其中，第一绝缘层14的材料可以选用氧化物、 氮化物或氮氧化物，具体地，第一绝缘层14可以是SiNx，SiOx或Si(ON)X。第一绝缘层14 可以是单层结构，也可以是采用氮化硅和氧化硅构成的两层结构。
[0139] 在第一绝缘层14上涂敷一层光刻胶；采用掩膜板对光刻胶进行曝光，显影，使光 刻胶形成光刻胶不保留区域和光刻胶保留区域，其中，光刻胶不保留区域对应于第一过孔 16所在区域，光刻胶保留区域对应于其他区域；通过刻蚀工艺完全刻蚀掉光刻胶不保留区 域的钝化层，形成第一过孔16,露出引线的源漏金属层11。剥离剩余的光刻胶。
[0140] 步骤S6、在完成步骤S5的衬底基板上形成第一透明导电膜层，对所述第一透明导 电膜层进行构图工艺形成引线的第一透明导电层20以及狭缝像素电极，其中，引线的第一 透明导电层20填充第一过孔16,与源漏金属层11电性接触。
[0141] 具体地，在经过步骤S5的衬底基板上采用磁控溅射、热蒸发或其它成膜方法沉积 厚度为300-1500A的第一透明导电膜层，第一透明导电膜层可以是ito或izo。在第一透 明导电膜层上涂敷一层光刻胶；采用掩膜板对光刻胶进行曝光，显影，使光刻胶形成光刻胶 不保留区域和光刻胶保留区域，其中，光刻胶保留区域对应于引线的第一透明导电层20以 及狭缝像素电极所在的区域，光刻胶不保留区域对应于其他区域；通过刻蚀工艺完全刻蚀 掉光刻胶不保留区域的第一透明导电膜层，剥离剩余的光刻胶，形成引线的第一透明导电 层20以及狭缝像素电极，第一透明导电层20填充第一过孔16,与源漏金属层11电性接触。
[0142] 至此完成本发明实施例中阵列基板的制作。
[0143] 本发明的技术方案，阵列基板的引线包括透明导电层和位于透明导电层下方的至 少两个金属层。其中，透明导电层和其中一个金属层电性连接，且相邻的两个金属层之间形 成有绝缘层，并电性连接，使得引线具有至少两层导通通道。并设置至少一个金属层的端部 被绝缘层包覆，避免其与环境接触，有效降低引线被腐蚀出现电性导通不良的风险，多层导 通通道和至少一个金属层的端部被绝缘层包覆的设计，能够大大提高产品良率。
[0144] 以上所述仅是本发明的优选实施方式，应当指出，对于本【技术领域】的普通技术人 员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换 也应视为本发明的保护范围。
【权利要求】
1. 一种阵列基板，包括引线区域，所述引线区域包括多条引线，所述引线包括第一透明 导电层，所述第一透明导电层用于与芯片引脚电性连接，其特征在于，所述引线还包括： 至少两个金属层，位于所述第一透明导电层下方，所述第一透明导电层与其中一个金 属层电性连接； 其中，相邻的两个金属层之间形成有绝缘层，且相邻的两个金属层电性连接，至少一个 金属层的端部被绝缘层包覆。
2. 根据权利要求1所述的阵列基板，其特征在于，所述引线包括两个金属层； 其中一个金属层的端部被绝缘层包覆。
3. 根据权利要求2所述的阵列基板，其特征在于，所述引线还包括： 第二透明导电层，位于所述两个金属层下方； 所述第一透明导电层包覆所述两个金属层的侧面，并与所述第二透明导电层电性连 接。
4. 根据权利要求3所述的阵列基板，其特征在于，所述阵列基板还包括显示区域，所述 显示区域包括： 薄膜晶体管，所述薄膜晶体管的栅电极由栅金属形成，源电极和漏电极由源漏金属形 成； 像素电极，由透明导电材料形成； 所述引线的两个金属层分别为栅金属层和源漏金属层。
5. 根据权利要求4所述的阵列基板，其特征在于，所述引线的第一透明导电层与像素 电极由同一透明导电膜层形成； 所述引线的栅金属层与薄膜晶体管的栅电极由同一栅金属膜层形成； 所述引线的源漏金属层与薄膜晶体管的源电极和漏电极由同一源漏金属膜层形成。
6. 根据权利要求4所述的阵列基板，其特征在于，所述显示区域还包括： 公共电极，由透明导电材料形成； 所述引线的第二透明导电层与所述公共电极由同一透明导电膜层形成，其中，所述像 素电极为狭缝电极，所述公共电极为板状电极。
7. 根据权利要求6所述的阵列基板，其特征在于，所述薄膜晶体管为底栅型薄膜晶体 管； 所述引线的源漏金属层位于第一透明导电层和栅金属层之间，所述第一透明导电层和 源漏金属层之间形成有第一绝缘层，所述源漏金属层和栅金属层之间形成有第二绝缘层； 所述第一绝缘层中形成有第一过孔，露出源漏金属层；所述第二绝缘层中形成有第二 过孔，露出栅金属层； 所述第一透明导电层填充所述第一过孔与源漏金属层电性接触；所述源漏金属层填充 所述第二过孔与栅金属层电性接触； 所述第二透明导电层位于栅金属层下方，与栅金属层直接电性接触，所述第一透明导 电层包覆在源漏金属层和栅金属层的侧面，与第二透明导电层电性接触。
8. -种显示装置，包括阵列基板，其特征在于，所述阵列基板采用权利要求1-7任一项 所述的阵列基板。
9. 一种权利要求1-7任一项所述的阵列基板的制作方法，所述阵列基板包括引线区 域，所述制作方法包括： 在一衬底基板上形成多条引线，所述引线位于所述引线区域； 形成所述引线的步骤包括： 在所述衬底基板上形成第一透明导电层，所述第一透明导电层用于与芯片引脚电性连 接，其特征在于，形成所述引线的步骤还包括： 在所述第一透明导电层的下方形成至少两个金属层，所述第一透明导电层与其中一个 金属层电性连接； 其中，相邻的两个金属层之间形成有绝缘层，且相邻的两个金属层电性连接，至少一个 金属层的端部被绝缘层包覆。
10. 根据权利要求9所述的制作方法，其特征在于，所述引线包括两个金属层； 其中一个金属层的端部被绝缘层包覆。
11. 根据权利要求10所述的制作方法，其特征在于，形成所述引线的步骤还包括： 在所述两个金属层的下方形成第二透明导电层； 所述第一透明导电层包覆所述两个金属层的侧面，与所述第二透明导电层电性连接。
12. 根据权利要求11所述的制作方法，其特征在于，所述阵列基板还包括显示区域，所 述制作方法还包括： 在所述衬底基板上形成薄膜晶体管，所述薄膜晶体管的栅电极由栅金属形成，源电极 和漏电极由源漏金属形成； 在所述衬底基板上形成像素电极，所述像素电极由透明导电材料形成； 所述薄膜晶体管和像素电极位于所述显示区域，所述引线的两个金属层分别为栅金属 层和源漏金属层。
13. 根据权利要求12所述的制作方法，其特征在于，形成所述引线的步骤包括： 在所述衬底基板上形成第一透明导电膜层，对所述第一透明导电膜层进行构图工艺同 时形成所述引线的第一透明导电层和像素电极； 在所述衬底基板上形成栅金属膜层，对所述栅金属膜层进行构图工艺同时形成所述引 线的栅金属层和薄膜晶体管的栅电极； 在所述衬底基板上形成源漏金属膜层，对所述源漏金属膜层进行构图工艺所述引线的 源漏金属层和薄膜晶体管的源电极、漏电极。
14. 根据权利要求12所述的制作方法，其特征在于，形成所述引线的步骤还包括： 在所述衬底基板上形成第二透明导电膜层，对所述第二透明导电膜层进行构图工艺同 时形成所述引线的第二透明导电层和公共电极，其中，所述像素电极为狭缝电极，所述公共 电极为板状电极。
15. 根据权利要求14所述的制作方法，其特征在于，所述薄膜晶体管为底栅型薄膜晶 体管； 所述制作方法包括： 在所述衬底基板上形成第二透明导电膜层，对所述第二透明导电膜层进行构图工艺形 成所述引线的第二透明导电层和板状公共电极； 在形成有所述引线的第二透明导电层的衬底基板上形成栅金属膜层，对所述栅金属膜 层进行构图工艺形成所述引线的栅金属层和薄膜晶体管的栅电极； 在形成有所述引线的栅金属层的衬底基板上形成第二绝缘层，对所述第二绝缘层进行 构图工艺形成第二过孔，露出栅金属层； 在形成有所述第二绝缘层的衬底基板上形成源漏金属膜层，对所述源漏金属膜层进行 构图工艺所述引线的源漏金属层，以及薄膜晶体管的源电极和漏电极； 在形成有所述引线的源漏金属层的衬底基板上形成第一绝缘层，对所述第一绝缘层进 行构图工艺形成第一过孔，露出源漏金属层； 在形成有所述第一绝缘层的衬底基板上形成第一透明导电膜层，对所述第一透明导电 膜层进行构图工艺形成所述引线的第一透明导电层和狭缝像素电极。
【文档编号】H01L21/77GK104362153SQ201410475455
【公开日】2015年2月18日 申请日期:2014年9月17日 优先权日:2014年9月17日
【发明者】冯博, 马禹 申请人:京东方科技集团股份有限公司, 北京京东方显示技术有限公司