半导体器件的制作方法

半导体器件的制作方法
【专利摘要】本发明涉及一种半导体器件。半导体器件包括位线、与位线交叉的字线、多个第一接触图案和多个第二接触图案。字线延伸以在平面图中与位线交叉。在平面图中，第一接触图案中的每一个在位线延伸的方向上伸长。在平面图中，第二接触图案中的每一个在相对于位线和字线的各自延伸的方向倾斜的方向上伸长。第一接触图案和第二接触图案形成在半导体衬底的主表面上的相同的层中。
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]包括说明书、附图和摘要的、2013年9月17日提交的日本专利申请N0.2013-191923的公开的全部内容以引用方式并入本文。

【技术领域】
[0003]本发明涉及半导体器件。

【背景技术】
[0004]随着半导体器件的高度集成和小型化，形成半导体器件的多个精细元件被多层化以在平面图中彼此重叠有上升趋势。当半导体器件被多层化时，经常使用的是技术是:通过被称为接触插塞的导电层将形成在半导体衬底表面上的晶体管的有源区和栅电极和晶体管上方的层电稱合在一起。
[0005]具有这种接触插塞的半导体器件的示例包括例如SRAM(静态随机存取存储器)。例如，在日本未经审查的专利公开N0.2004-79696(专利文献I)中公开了为了进一步集成SRAM而共同具有SRAM和DRAM (动态随机存取存储器)的构造和功能的所谓高级SRAM。
[0006]相关领域文献
[0007]专利文献
[0008][专利文献I]日本未经审查的专利公开N0.2004-79696


【发明内容】

[0009]高级SRAM包括:经由插塞耦合到驱动晶体管的栅电极的接触图案；经由插塞耦合到存取晶体管的源极/漏极区的接触图案；等。
[0010]当因半导体器件的高集成度使形成半导体器件的精细元件的尺寸和各个图案之间的余量减小时，有可能上述接触图案之间的余量会减小，因此会由彼此接触的这些接触图案造成短路。如果在这些接触图案之间造成短路，则作为半导体器件的功能会被削弱。
[0011]通过本说明书的描述和附图，其它问题和新特征将变得清楚。
[0012]根据一个实施例，半导体器件包括半导体衬底、位线、字线、多个第一接触图案和多个第二接触图案。半导体衬底具有主表面，位线在主表面上延伸。字线在主表面上延伸，以便在平面图中与位线交叉。第一接触图案中的每一个包括在平面图中在位线延伸的方向上伸长的接触图案和在字线延伸的方向上伸长的接触图案中的至少一个。在平面图中，第二接触图案中的每一个在相对于位线和字线的各自延伸的方向倾斜的方向上伸长。第一接触图案和第二接触图案形成在主表面上的相同的层中。
[0013]在一个实施例中，第二接触图案中的每一个在相对于位线和字线的各自延伸的方向倾斜的方向上伸长。因此，可以使第二接触图案中的每一个和与之相邻的第一接触图案之间的距离比第二接触图案中的每一个在位线或字线延伸的方向上伸长的情况大。因此，可以抑制第二接触图案中的每一个和与之相邻的第一接触图案之间出现短路，可以抑制半导体器件的功能劣化。

【专利附图】

【附图说明】
[0014]图1是根据一个实施例的半导体器件的示意性平面图；
[0015]图2是根据一个实施例的形成半导体器件的存储器单元的等效电路图；
[0016]图3是用于具体说明图2中的等效电路的示意性截面图；
[0017]图4是示出根据一个实施例的图3中的存储器单元区的部分区域中的有源区、插塞层、栅极接触和栅电极的布置的示意性平面图；
[0018]图5是根据一个实施例的其中图4中示出的各个组件和位于各个组件上方的层中的位线、字线和接触在与图4中相同的区域中彼此重叠的示意性平面图；
[0019]图6是示出图4的区域和沿着图5中的线V1-VI截取的区域中形成一个实施例的半导体器件的晶体管以及晶体管的耦合层和接触图案的模式的示意性截面图；并且
[0020]图7是图5的比较例的示意性平面图。

【具体实施方式】
[0021]下文中，将基于附图描述实施例。参照图1，一个实施例的半导体器件DV是其中多种类型的电路形成在诸如包括例如硅单晶的半导体晶片的半导体衬底SUB的主表面上的半导体芯片。举例来说，形成半导体器件DV的电路包括存储器单元阵列(存储器区)、外围电路区和焊盘区H)。
[0022]存储器单元阵列是半导体器件DV的主存储器区并且包括SRAM。在平面图中，外围电路区和焊盘区ro形成在存储器单元阵列外部。多个焊盘区ro形成在例如存储器单元阵列外部，以便彼此分隔开。
[0023]随后，通过使用图2中的存储器单元作为示例描述本实施例的半导体器件的构造。
[0024]参照图2，本实施例的半导体器件在存储器区中包括SRAM(静态型存储器单元)，该SRAM具有一对位线BL和ZBL、字线WL、触发器电路和一对存取晶体管T5和T6。
[0025]触发器电路具有驱动晶体管Tl和T2和负载晶体管T3和T4。驱动晶体管Tl和负载晶体管T3形成一个CMOS (互补型金属氧化物半导体)反相器，驱动晶体管T2和负载晶体管T4形成另一个CMOS反相器。触发器电路包括这两个CMOS反相器。SRAM是因具有触发器电路而不需要以被称为所谓的刷新的、以预定周期将作为信息存储的电荷返回初始状态的处理的半导体存储器装置。本实施例中的SRAM还具有作为DRAM(动态随机存取存储器)的电容器Cl和C2。
[0026]形成触发器电路的驱动晶体管Tl和T2是例如η沟道型MOS晶体管。负载晶体管Τ3和Τ4是例如P沟道型TFT (薄膜晶体管)。存取晶体管Τ5和Τ6是例如η沟道型MOS晶体管。因此，本实施例的SRAM是其中负载晶体管是TFT并且添加作为DRAM的电容器的所谓高级SRAM。
[0027]在触发器电路中，驱动晶体管Tl和负载晶体管T3的栅电极和电容器Cl的一个电极电耦合在一起，它们电耦合到存取晶体管T6的源电极S。存取晶体管T6的源电极S电耦合到驱动晶体管T2和负载晶体管T4的漏电极D，它们耦合在一起的区域用作第一存储节点部。
[0028]驱动晶体管T2和负载晶体管T4的栅电极和电容器C2的一个电极电耦合在一起，它们电耦合到存取晶体管T5的源电极S。存取晶体管T5的源电极S电耦合到驱动晶体管T1和负载晶体管T3的漏电极D，它们耦合在一起的区域用作第二存储节点部。
[0029]驱动晶体管T1和驱动晶体管T2的源电极S电耦合到GND电势，负载晶体管T3和T4的源电极S电耦合到用于施加电压Vcc的Vcc互连(电源互连)。另外，电容器C1和C2的另一个电极电稱合到用于施加电压Vcc/2的Vcc/2互连,Vcc/2是上述电压Vcc的一半。位线对BL和ZBL分别耦合到这对存取晶体管T5和T6的漏电极D。
[0030]随后，将通过使用图3的示意性截面图描述图2中示出的半导体器件的更具体构造。然而，图3的截面图没有示出特定区域的截面模式，而是示出诸如图2中示出的晶体管和电容器的各个元件，聚集这些元件是为了示出它们在半导体器件中的形状。
[0031]参照图3，在包括例如硅的半导体衬底SUB的一个主表面上形成一个实施例的半导体器件。
[0032]在半导体衬底SUB的主表面上形成存储器区和外围电路区。存储器区是其中形成图1中的SRAM(特别地，高级SRAM)的区域，外围电路区是其中形成图1中的SRAM的区域的外围区域，也就是说，其中形成例如信号输入/输出电路的区域。
[0033]存储器区具有隔离区和有源区。在存储器区中，在半导体衬底SUB的表面的一部分上形成作为隔离区的STI (浅沟槽隔离)。通过将绝缘层SI嵌入半导体衬底SUB的表面中形成的沟槽中，形成这个STI。
[0034]存储器区中除了隔离区之外的区域(也就是说，其中没有形成STI的区域)是所谓的有源区。有源区形成在半导体衬底SUB的表面上，被隔离区包围。存储器区的一个有源区和与这一个有源区相邻的另一个有源区通过夹在这两个有源区之间的隔离区而彼此电隔离。
[0035]在存储器区中，在半导体衬底SUB中形成其中已经被注入例如p型导电杂质的P型阱区PWL。
[0036]在各有源区中，在半导体衬底SUB的表面上形成均具有一对源极/漏极区S/D的多个(η型)M0S晶体管。例如，图3中的存储器区的左侧和右侧的区域S/D是其中存取晶体管的源极区S(对应于图2中的源电极S)和驱动晶体管的漏极区D(对应于图2中的漏电极D)彼此平面地重叠的区域，并且存取晶体管和驱动晶体管共用区域S/D。这些区域S/D形成在图3中的有源区中。在图3中间在有源区中形成的漏极区D是存取晶体管T5(T6)的漏极区D，并且耦合到位线BL (或ZBL)。
[0037]包括例如氧化硅膜的层间绝缘膜III被形成为覆盖上面形成有上述M0S晶体管等的半导体衬底SUB的主表面。用于将源极区S和/或漏极区D电耦合到这些区域上方的层的多个插塞层BS被形成为彼此分隔开。插塞层BS是通过其中已经添加了导电杂质的多晶硅形成的，多晶硅填充层间绝缘膜III的部分区域中形成的开口。插塞层BS被形成为到达例如在半导体衬底SUB的主表面上的一对源极/漏极区S/D,并且在垂直于主表面的方向(图3中的垂直方向)上延伸到层间绝缘膜III的相对靠下的区域中。
[0038]在层间绝缘膜III上形成包括例如氧化硅膜的层间绝缘膜112。形成包括例如氧化硅膜的层间绝缘膜113，以与层间绝缘膜112的上表面接触。另外，在其上顺序地形成均包括例如氧化硅膜的层间绝缘膜Π4、115和116。此外，包括例如氧化硅膜的层间绝缘膜IIl被形成为与层间绝缘膜Π6的上表面接触。另外，顺序地形成均包括例如氧化硅膜的层间绝缘膜117、118、119和1110，以与层间绝缘膜IIl的上表面接触。
[0039]在层间绝缘膜112上形成多个(例如，五个)互连COL (以便与层间绝缘膜112的上表面接触)，使其彼此分隔开。互连COL在图3的纸张的深度方向上延伸。形成覆盖绝缘膜CL，以覆盖互连COL的上表面和侧表面，使得形成包括互连COL和覆盖绝缘膜CL (包括侧壁绝缘膜SW)的互连结构CL。
[0040]用作位线对BL和ZBL的互连和用作地线GND的互连共存于互连COL中。用作位线对BL和ZBL的互连COL电耦合到位于例如图3中的存储器区中心的存取晶体管T5和T6的漏极区D中的每一个。用作地线GND的互连COL电耦合到例如驱动晶体管Tl和T2的源极区S中的每一个。
[0041]层间绝缘膜113被形成为覆盖层间绝缘膜112和互连结构LE，在层间绝缘膜113上形成下层互连2G。下层互连2G对应于图2中的第一存储节点部和第二存储节点部。
[0042]在存储器区中形成耦合插塞层BS和互连COL的位线接触IB和耦合插塞层BS和下层互连2G的存储节点接触SC。本文中，这些被统称为接触图案CT。
[0043]类似于插塞层BS，通过填充层间绝缘膜IIl的部分区域中形成的开口的、其中已经添加了例如导电杂质的多晶硅或钨等、多晶硅或钨等，形成接触图案CT。接触图案CT被形成为到达例如插塞层BS并且在垂直于主表面的方向上延伸到层间绝缘膜IIl的相对靠上区域中。
[0044]更详细地，位线接触IB在垂直于主表面的方向上延伸，以便在从位线BL穿透层间绝缘膜112和IIl之后到达位于正下方的插塞层BS。存储节点接触SC在垂直于主表面的方向上延伸，以便在从下层互连2G穿透层间绝缘膜113和112和层间绝缘膜IIl的部分之后到达位于正下方的插塞层BS。存储节点接触SC穿透在图3中彼此相邻的一对互连结构LE之间的区域。
[0045]下层互连2G被布置成，使得上层中形成的电容器和下层中形成的晶体管通过例如存储节点接触SC电耦合在一起。优选地，在平面图中与电容器大体重叠的区域中形成下层互连2G。优选地，通过具有例如杂质离子的多晶硅膜形成下层互连2G。当将要形成在下层中的晶体管是例如η沟道型晶体管时，可以通过包括例如η型杂质离子的多晶硅形成下层互连2G，以有助于与晶体管TG电耦合。
[0046]在层间绝缘膜114上形成多晶硅层ΤΡ。多晶硅层TP是包括其中引入了杂质离子的多晶硅的半导体层，并且具有作为SRAM(参见图2)中的负载晶体管T3和T4的TFT的沟道区和将沟道区夹在其间的一对源极/漏极区。另外，多晶硅层TP包括用于向TFT供电的电源互连的部分。优选地，在平面图中与电容器大体重叠的区域中形成多晶硅层TP。
[0047]在层间绝缘膜115上形成TFT的栅电极层TD。优选地，栅电极层TD是包括具有杂质离子的多晶硅的半导体层。
[0048]优选地，通过被称为数据节点接触DB的导电层将栅电极层TD和下层互连2G电耦合在一起。这个数据节点接触DB通过与从栅电极层TD向着下层互连2G的延伸的中间的多晶硅层TP的端部接触而电耦合到多晶硅层TP。数据节点接触DB是用于形成SRAM的触发器电路(交叉耦合)的导电层，并且是通过包括具有杂质离子的多晶硅的半导体层形成的，这与例如栅电极层TD是类似的。优选地，形成数据节点接触DB，以便从栅电极层TD穿透层间绝缘膜到达下层互连2G，并且以便在与半导体衬底SUB的表面垂直的方向上延伸。
[0049]数据节点接触DB可以被形成为将高于栅电极层TD或者与栅电极层TD等高的层，例如栅电极层TD，电耦合到电容器，或者被形成为将低于下层互连2G或者与下层互连2G等高的层，例如下层互连2G，电耦合到插塞层BS。在这种情况下，数据节点接触DB可以被形成为在例如从电容器起穿透栅电极层TD、多晶硅层TP和下层互连2G之后到达插塞层BS。
[0050]电容器形成在层间绝缘膜116上。电容器通过与数据节点接触DB的上表面接触而电耦合到数据节点接触DB。电容器具有下电极ND、电介质层DE和上电极CP。下电极ND耦合到数据节点接触DB。上电极CP面对下电极ND，使电介质层DB插入其间。
[0051]在电容器上方的层上，例如，在层间绝缘膜118和层间绝缘膜119上，形成金属互连MTL。优选地，金属互连MTL包括例如铝、铝和铜的合金、铜、钨等，金属互连MTL的上表面和下表面被包括例如钽、钛、氮化钛等的阻挡金属BRL覆盖。另外，优选地，通过包括例如铜、钨等的金属接触导电层MCT形成以上金属互连MTL之间以及金属互连MTL和位线BL之间的耦合。
[0052]另一方面，在外围电路区中形成其中已经注入例如η型导电杂质的η型阱区NWL，但是替代地可以形成Ρ型阱区PWL。类似于存储器区，还在外围电路区中形成隔离区和有源区。类似于存储器区，通过STI形成隔离区。在有源区中，在半导体衬底SUB的表面上形成多个ρ型M0S晶体管TG。晶体管TG具有一对源极/漏极区S/D、栅极绝缘膜G1、栅电极GE和绝缘层IL。这对源极/漏极区S/D中的每一个形成在半导体衬底SUB的表面上，以便彼此分隔开。在半导体衬底SUB的表面上的夹在这对源极/漏极区S/D之间的区域中形成栅极绝缘膜GI。栅电极GE和绝缘层IL形成在栅极绝缘膜GI上并且具有其中栅电极GE和绝缘层IL依次层叠的层叠结构。
[0053]栅电极GE具有所谓的多硅结构，在该结构中，例如，多晶硅层PS和硅化钨层WS依次层叠，并且栅电极GE与随后描述的存储器区中的栅电极GE1和GE2中的每一个形成在相同的层并且具有相同的构造。绝缘层IL包括例如氧化硅膜和/或氮化硅膜，通过使用绝缘层IL作为掩膜蚀刻栅电极GE。在这个栅电极GE和绝缘层IL的侧壁上形成侧壁绝缘膜SW。优选地，侧壁绝缘膜SW包括例如氮化硅膜，但膜SW可以包括氧化硅膜和氮化硅膜的组合。绝缘层IL和侧壁绝缘膜SW用作当在存储器单元的区域中，特别地，在其中形成用于形成插塞层BS的开口的区域中执行自对准技术时执行的蚀刻的停止膜。
[0054]在图3中，绝缘层IL形成在栅电极GE上，栅电极GE电耦合到在图3的截面图中未示出的纸张深度方向上延伸的区域中的另一个互连。尽管省略了详细描述，但外围电路区中的各晶体管TG通过接触导电层CTC、与位线BL处于相同的层的导电层、金属接触导电层MCT等电耦合到金属互连MTL。
[0055]随后，将参照图4和图5更详细地描述图3中示出的半导体器件特别是存储器区的平面模式。图4和图5示出用于形成存储器区使得将在实际产品中形成为例如圆形形状的区域可以被示出为图4和图5中的矩形图案的掩膜的模式。
[0056]参照图4，这个视图只示出当平面地观察图3中的半导体器件的存储器区的部分区域时，插塞层、栅极接触、栅电极和它们下方的层(被设置成靠近半导体衬底SUB)中的各组件的布置。参照图5，这个视图示出当平面地观察与图4中的区域相同的区域时，图4中示出的各组件和它们上方的层(与半导体衬底SUB相反)中的各组件的布置。然而，即使在图5中，也没有示出图3中位线BL上方的层中的结构。
[0057]主要参照图4，在存储器区中，在半导体衬底SUB的主表面上形成多个有源区ACR，使其彼此分隔开。尽管有源区ACR的平面形状是任意的，但优选地在考虑诸如驱动晶体管的元件的布置和作为电耦合到该元件的耦合层的插塞层的布置的情况下确定有源区ACR的平面形状。在图4中，例如，有源区ACR中的每一个基本上具有接近矩形形状的形状，其中，有源区ACR沿着视图中的垂直方向延伸并且在水平方向上具有恒定宽度，但是在相对于垂直方向的中心部分中具有突出部分，该突出部分在水平方向上的宽度略大于其在相对于垂直方向的端部中的宽度。在视图中相对于水平方向彼此相邻的一对有源区ACR的两个突出部分在彼此相反的方向(右侧或左侧)上取向。另外，突出部分面对划分在视图中相对于水平方向彼此大致相邻的有源区ACR所依据的区域(S卩，其中形成绝缘层SI的隔离区)。
[0058]多个栅电极GE1是图2中的存取晶体管T5和T6的栅电极，其每一个均在存储器区中在半导体衬底SUB的主表面上以直线延伸，而相对于图4中的水平方向基本上没有中断。在图4中，在平面图中，两个栅电极GE1被布置成相对于与它们延伸的方向(即，视图中的垂直方向)交叉的方向彼此分隔开恒定间距。
[0059]多个栅电极GE2是图2中的驱动晶体管T1和T2的栅电极，其每一个在存储器区中在半导体衬底SUB的主表面上方均在视图中的水平方向上延伸，以大致平行于栅电极GE1。这些栅电极GE2被划分以便相对于视图中的水平方向具有恒定长度，被布置成相对于与它们延伸的方向交叉的、视图中的垂直方向彼此分隔开恒定间距。相对于视图中的垂直方向彼此相邻的一对栅电极GE1之间的间距和在一个栅电极GE2和相对于视图中的垂直方向与之相邻的栅电极GE1之间的间距几乎彼此相等。
[0060]尽管在图3中未示出这些驱动晶体管T1和T2和存取晶体管T5和T6，但它们对应于均包括图3中的有源区中形成的源极/漏极区S/D的M0S晶体管。
[0061]插塞层BS形成在有源区ACR的区域中，该区域不包括各存取晶体管的栅电极GE1和各驱动晶体管的栅电极GE2。也就是说，插塞层BS形成在有源区ACR中，以填充夹在栅电极GE1和GE2之间的区域等。
[0062]换句话讲，插塞层BS被形成为耦合到驱动晶体管和存取晶体管中的每一个的源极/漏极区。因此，在平面图中，插塞层BS与源极/漏极区重叠。
[0063]栅极接触CG形成在隔离区中，在隔离区中，绝缘层SI形成在半导体衬底SUB的主表面上，隔离区不包括有源区ACR，以便平面地重叠驱动晶体管的栅电极GE2。
[0064]参照图5，当平面地观察时均在视图中的水平方向上延伸的多条字线WL在半导体衬底SUB的主表面上延伸，以彼此分隔开。字线WL例如作为形成存取晶体管T5和T6的栅电极GE1 (与栅电极GE1相同)存在。在平面图中均与字线交叉(例如，成直角)，即均在视图中的垂直方向上延伸的多个互连BL、ZBL和GND延伸成在半导体衬底SUB的主表面上彼此分隔开(彼此平行地延伸)。
[0065]在图5中，多条位线BL和ZBL延伸成彼此分隔开并且平行，地线GND延伸到下述位置:该位置在与这些位线BL和ZBL的布置方向相反的方向上与位线ZBL隔开是相邻位线BL和ZBL之间的间距的距离，并且地线GND在与位线BL和ZBL的方向几乎相同的方向上(例如，平行方向上)延伸。换句话讲，位线BL(ZBL)和地线GND几乎彼此平行地延伸，使得位线BL、位线ZBL和地线GND的循环相对于图5中的水平方向依次重复。
[0066]在图5中，依据在水平方向上延伸并且穿过相对于垂直方向的中心部分的未示出直线进行划分的上部区域和下部区域基本上相对于该直线对称。被矩形形状包围的区域形成为单位单元，在单位单元中，相对于图5中的垂直方向彼此相邻的字线WL之间的距离被设定成比相对于视图中的水平方向彼此相邻的位线BL (ZBL)和地线GND之间的距离大三倍；单位单元中的各个组件的图案基本上平面地重复。
[0067]参照图5和作为沿着图5中示出的弯曲线V1-VI截取的区域的示意性截面图的图6，驱动晶体管Tl (参见图2)、存取晶体管T5(参见图2)，和驱动晶体管Τ2(参见图2)的栅电极GE2从图6的左侧起依次排列。图6的左半部属于有源区ACR，右半部属于隔离区SI。图6也是沿着图3中的线V1-VI截取的区域的示意性截面图。
[0068]如图6中所示，驱动晶体管具有一对源极/漏极区S/D、栅极绝缘膜G1、栅电极GE2、绝缘层IL和侧壁绝缘膜SW。栅电极GE2具有其中多晶硅层PS和硅化钨层WS依次层叠的构造。类似地，存取晶体管还具有一对源极/漏极区S/D、栅极绝缘膜G1、栅电极GE1、绝缘层IL和侧壁绝缘膜SW。栅电极GEl具有其中多晶硅层PS和硅化钨层WS依次层叠的构造。存储器区中的栅电极GEl和GE2中的每一个与外围电路区中的栅电极GE形成在相同的层并且具有相同的构造。
[0069]在有源区ACR中，在半导体衬底SUB (ρ型阱区PWL)上形成驱动晶体管和存取晶体管的一对源极/漏极区S/D。图6左侧的驱动晶体管的漏极区和存取晶体管的源极区包括公共杂质区，该公共杂质区对应于例如图2中的驱动晶体管Tl的漏极区D和存取晶体管Τ5的源极区S之间的交叉处。因此，可以认为，图6左侧的驱动晶体管对应于例如图2中的驱动晶体管Tl并且图6中的存取晶体管对应于例如图2中的存取晶体管Τ5。
[0070]可以认为，在图6右侧的驱动晶体管中，栅电极GE2位于至少V1-VI线上的隔离区SI上并且驱动晶体管对应于与左侧的驱动晶体管Tl不同的驱动晶体管Τ2(参见图2)。
[0071]参照图2、图5和图6,用于将源极区S (半导体衬底SUB的主表面)和上层电I禹合的插塞层BS(第一耦合层)形成在驱动晶体管Tl的源极区S上。地接触IG(第一接触图案)被形成为与插塞层BS的上表面接触。地接触IG耦合到与图2中的驱动晶体管Tl的源极区S耦合的GND电势(即，图5中的地线GND)。
[0072]随后，在驱动晶体管Tl的漏极区D和存取晶体管Τ5的源极区S彼此重叠的区域上，形成用于电耦合该区域和上层的插塞层BS (第一耦合层)。存储节点接触SC (第一接触图案)被形成为接触插塞层BS的上表面。
[0073]在存取晶体管Τ5的漏极区D上方，形成用于电耦合漏极区D (半导体衬底SUB的主表面)和上层的插塞层BS(第二耦合层)。位线接触IB(第二接触图案)被形成为与插塞层BS的上表面接触。位线接触IB耦合到图2中的存取晶体管Τ5的漏极区D耦合到的位线BL。
[0074]驱动晶体管Τ2的栅电极GE2耦合到隔离区SI上的栅极接触CG(第一耦合层)。栅极接触CG是通过从与有源区中的插塞层BS相同的层隔离而形成的导电层，并且通过被形成为在隔离区中叠置栅电极GE2而被用作将栅电极GE2带到另一个区域的接触。因此，栅极接触CG被形成为与栅电极GE2接触。然而,一般通过常规的光刻制版技术(photoengravingtechnique)和蚀刻而非通过自对准技术,形成用于形成栅极接触CG的开口。结果,开口经常形成为或多或少偏离栅电极GE2的位置。在图6中，栅极接触CG被形成为重叠栅电极GE2的大致右半部区域(在平面图中略微偏离栅电极GE2)。
[0075]存储节点接触SC (第一接触图案)被形成为与栅极接触CG的上表面接触。在驱动晶体管Tl的插塞层BS上的存储节点接触SC和在驱动晶体管T2的栅极接触CG上的存储节点接触SC耦合到图6中示出的区域上方的层中的相同的下互连2G和数据节点接触DB (参见图3)，以形成SRAM的触发器电路(交叉耦合)。因此，多个存储节点接触SC通过相同的下层互连2G和数据节点接触DB电耦合在一起的部分对应于上述第二存储节点部，在第二存储节点部，驱动晶体管Tl的漏极区D和存取晶体管T6的源极区S在图2中耦合在一起，驱动晶体管T2的栅电极耦合在一起。
[0076]可以在隔离区SI的表面上形成包括例如氮化硅膜的衬垫膜LF，衬垫膜LF可以被形成为覆盖栅电极GE2。
[0077]如上所述，耦合到半导体衬底SUB的主表面的耦合层基本上是有源区中的插塞层BS，耦合到半导体衬底SUB的主表面的耦合层是位于非有源区的区域中的栅电极中的栅极接触CG。
[0078]再参照图5和图6，在半导体衬底SUB的主表面上形成多个插塞层BS和栅极接触CG。另外，存在多个第一接触图案IG和SC和多个第二接触图案1B。因此，接触图案IG和SC中的每一个被形成为与插塞层BS或栅极接触CG中的每一个的上表面接触，第二接触图案IB中的每一个被形成为与插塞层BS中的每一个的上表面接触。
[0079]插塞层BS和栅极接触CG被形成为处于相同的层但彼此隔离。另外，第一接触图案IG和SC中的每一个和第二接触图案IB中的每一个被形成为在半导体器件SUB的主表面上与相同的层隔离。
[0080]再参照图5，第一接触图案意指在平面图中在位线BL延伸的方向(视图中的垂直方向)或字线WL延伸的方向(视图中的水平方向)上伸长的接触图案；第一接触图案意指同时包括地接触IG和存储节点接触SC的构思。第二接触图案意指在相对于在平面图中位线BL和字线WL的各自延伸的方向倾斜的方向上伸长的接触图案，本文中，第二接触图案具体意指位线接触1B。本文中，例如，措辞“接触图案在位线BL延伸的方向上伸长”意指接触图案的长尺寸沿着位线BL延伸的方向取向。
[0081]更具体地，地接触1G、存储节点接触SC和位线接触IB中的每一个具有在图5中的一个方向上伸长的平面形状。地接触IG是在图5中的水平方向上，即在字线WL延伸的方向上伸长的第一接触图案。存储节点接触SC是在图5中的垂直方向上，即在位线BL延伸的方向上伸长的第一接触图案。位线接触IB是在图5中的倾斜方向上，即在相对于位线BL和字线WL都倾斜的方向上伸长的第二接触图案。
[0082]地接触IG被布置成使得它延伸的方向是沿着字线WL延伸的方向(图5中的水平方向)取向并且它部分重叠地线GND中的一条。
[0083]存储节点接触SC被布置成，使得它延伸的方向是沿着位线BL延伸的方向(图5中的垂直方向)取向并且它被夹在彼此相邻的一对位线BL之间。也就是说，优选地，存储节点接触SC没有被布置成重叠位线BL (ZBL)和地线GND。由此，在存储节点接触SC和位线BL之间会造成短路的可能性降低。
[0084]位线接触IB被布置成使得它延伸的方向相对于位线BL和字线WL的各自延伸的方向倾斜并且它部分重叠位线BL中的一条。
[0085]当插塞层BS和栅极接触CG中的每一个，包括在被布置成倾斜的位线接触1B正下方的插塞层BS和栅极接触CG中的每一个具有例如矩形形状时，其边缘部分被形成为沿着位线BL和字线WL延伸的方向取向。也就是说，例如，位线接触1B在平面图中相对于位线BL和字线WL的各自延伸的方向倾斜的方向上延伸；然而，在位线接触1B正下方的插塞层BS被形成为沿着位线BL和字线WL延伸的方向取向，而没有在倾斜方向上延伸。
[0086]随后，将描述被布置成倾斜的位线接触1B的尺寸和倾斜角度。
[0087]在图5中，地接触1G、存储节点接触SC和位线接触1B (对应于第一接触图案和第二接触图案)中的每一个具有在平面图中在一个方向上伸长的矩形形状。然而，例如，这些接触图案1G、SC和1B可以在平面图中具有任意平面形状，其在一个方向上具有大尺寸而在与该一个方向交叉的方向上具有比该大尺寸(长尺寸)小的小尺寸(短尺寸)；它们可以具有例如椭圆形平面形状。
[0088]如图6中所示，通过用导电材料填充通常由所谓的干蚀刻形成的孔，形成这些接触图案CT(地接触1G、存储节点接触SC和位线接触1B)。因此，它们具有其尺寸在平面图中随着向着更深部分(向着下层)前进而变得越来越小的形状(换句话讲，其截面具有向着深度方向的锥形的形状)。图5的平面图示出相对于深度方向处于恒定深度(处于与插塞层BS的最靠上表面相同的深度)的平面形状和尺寸。
[0089]本文中，优选地，这些接触图案1G、SC和1B的平面上短的尺寸与长的尺寸之比是
(1):(1.23或更大)。例如，当管理在平面图中在某个方向上具有lOOnm的尺寸(直径)的接触图案使得尺寸误差在±10%内时，尺寸(直径)的最大值变成llOnm且最小值变成90nm。当接触图案CT在一个方向上的尺寸(直径)是例如最大llOnm并且其在另一个方向上的尺寸(直径)是90nm时，在长尺寸(直径)与短尺寸(直径)之比是110/90= 1.22或更大时，接触图案CT可以被定义为伸长的平面形状。
[0090]另外，优选地，位线接触1B相对于位线BL和字线WL延伸的方向的倾斜角度(α )是10° < α <80°，特别优选地，α是30° < α < 60°，在平面图中，位线接触IB以斜角度(α)倾斜。通过以例如10°或更大的角度倾斜，可以抑制短路，即使存在平面图中大于或等于位线接触1Β的尺寸误差的短余量。举例来说，图5中的位线接触1Β的长尺寸的方向相对于位线BL和字线WL各自延伸的方向以大致45°倾斜。由于依据在水平方向上延伸并且穿过相对于垂直方向的中心部分的直线进行划分的图5的上部区域和下部区域相对于该直线对称，因此图5的上半部中的位线接触1Β延伸使得其右侧升高，而下半部中的位线接触1Β延伸使得其右侧降低。
[0091]随后，将参照图7的比较例描述本实施例的操作和效果。参照图7，这个比较例具有与图5的构造类似的构造，但与它的不同之处在于位线接触1Β的构造。具体地，位线接触1Β被形成为使得其长尺寸沿着字线WL延伸的方向取向，类似于地接触1G。
[0092]除此之外的本实施例的构造与图5中示出的实施例的构造几乎相同，因此用类似的参考标号表示类似的元件并且不再重复对这些元件的描述。
[0093]在图7的比较例的情况下，当SRAM持续小型化并且半导体器件中的各个组件之间的余量继续减小时，可能的是，位线接触1B和与之相邻(在隔离区SI中的栅极接触CG上)的存储节点接触SC可以彼此接触，特别地如图7中的圆形虚线所示出的部分中一样，这样会造成其间出现短路。由于位线接触IB和存储节点接触SC形成在半导体衬底SUB上的相同的层中，因此它们从半导体衬底SUB的主表面起的高度几乎彼此相等。因此，可能的是，如果在平面图中它们彼此靠近则会相对容易地造成短路。
[0094]因此，在一个实施例中，位线接触IB被布置成，使得它延伸的方向相对于字线WL和位线BL延伸的方向倾斜，如图4和图5中所示。采用这种构造，图6中示出的绝缘膜(层间绝缘膜II1、II2)被插入位线接触IB和与之相邻的存储节点接触SC之间。因此，即使当SRAM持续小型化并且半导体器件中的各个组件之间的余量减小时，也可以确保以下状态:在该状态下，形成在相同的层的位线接触IB和存储节点接触SC没有彼此接触，并且彼此电绝缘。
[0095]位线接触IB具有长尺寸的伸长的平面形状，使得它确实地与位线BL交叉，并且可以形成其中位线接触IB平面地重叠位线BL的构造，从而允许形成其中位线接触IB和位线BL可以电f禹合在一起的构造。
[0096]然而，在形成图5中的构造的多个接触图案之中，在视图中存在诸如地图案IG的一些接触图案，相反地，这样有可能的是，如果地图案IG的纵向方向与位线接触IB类似地倾斜，会造成与另一个接触图案CT出现短路。所以，图5中的地接触IG被形成为在字线WL延伸的方向上伸长，而没有倾斜。
[0097]优选地，位线接触IB通过平面地重叠位线BL而电耦合到位线BL，优选地，地接触IG通过平面地重叠地线GND而电耦合到地线GND。因此，地接触IG被形成在图5中的水平方向上(即在与地线GND延伸的方向交叉的方向上)伸长，以确实且平面地使它们彼此重叠。采用这种构造，水平尺寸变得更长，因此，可以形成以下模式:其中，即使地接触IG的位置或多或少地偏移，地接触IG也更确实地重叠垂直延伸的地线GND。位线接触IB在倾斜方向上伸长，采用这种伸长的形状，可以形成以下模式:即使位线接触IB的位置或多或少地偏移，位线接触IB也更确实地重叠垂直延伸的位线BL(相比于例如至少位线接触IB平行于位线BL延伸的情况，类似于存储节点接触SC)。
[0098]与位线接触IB和地接触IG相反，优选地，存储节点接触SC没有平面地重叠位线BL等。存储节点接触SC是形成交叉耦合的部分，因此，有可能的是如果它电耦合到位线BL则功能被削弱。因此，可以通过将存储节点接触SC布置在彼此相邻的一对位线BL之间，抑制存储节点接触SC和位线BL之间的接触。另外，可以通过将存储节点接触SC形成为在位线BL延伸的方向上伸长，抑制存储节点接触SC和位线BL之间的接触。
[0099]因此，第一接触图案同时包括存储节点接触SC和地接触1G，存储节点接触SC是在平面图中在位线BL延伸的方向上伸长的接触图案，地接触IG是在平面图中在字线WL延伸的方向上伸长的接触图案。也就是说，在必要时在视图中的诸如垂直方向、水平方向或倾斜方向的不同方向上伸长的接触图案共存于半导体器件中。采用这种构造，不管图案方面的要求如何，相比于其中所有接触图案类似地倾斜或者在同一方向上延伸的情况，可以更确实地抑制接触图案之间出现短路。另外，在必要时，通过区分将电耦合到位线BL等(将平面重叠)的接触图案CT与将不电耦合到位线BL (将不平面重叠)的接触图案CT，可以施展SRAM的所需功能。
[0100]如上所述，特别优选地，用于耦合存取晶体管的源极/漏极区中的一个和位线接触IB的位线接触IB (作为第三接触图案)被形成为在相对于位线BL和字线WL延伸的方向倾斜的方向上伸长。这是因为，上述位线接触1B和与之相邻(在非有源区的区域上的栅电极上)的存储节点接触SC之间的距离特别小；因此，在其间有可能出现短路等。可以通过如上所述使位线接触1B倾斜从而使位线接触1B和存储节点接触SC之间的距离大，来抑制短路。
[0101]已经描述了一个实施例应用于SRAM，特别地应用于高级SRAM)情况，但不限于此，这个实施例还可以应用于例如DRAM。
[0102]已经基于优选的实施例具体描述了本发明的发明人创造的发明；然而，当然本发明不应该限于优选的实施例并且在不脱离本发明的主旨的情况下可以对本发明进行各种修改。
【权利要求】
1.一种半导体器件，包括: 半导体衬底，所述半导体衬底具有主表面； 位线，所述位线在所述主表面上延伸； 字线，在平面图中，所述字线在所述主表面上延伸，以便与所述位线交叉； 多个第一接触图案，在平面图中，所述多个第一接触图案包括在所述位线延伸的方向上伸长的接触图案和在所述字线延伸的方向上伸长的接触图案中的至少一个；和 多个第二接触图案，在平面图中，所述多个第二接触图案每一个都在相对于所述位线和所述字线的各自延伸的方向倾斜的方向上伸长， 其中，所述第一接触图案和所述第二接触图案形成在所述主表面上的相同的层中。
2.根据权利要求1所述的半导体器件， 其中，所述第一接触图案包括在平面图中在所述位线延伸的方向上伸长的接触图案和在平面图中在所述字线延伸的方向上伸长的接触图案。
3.根据权利要求1所述的半导体器件，进一步包括: 静态型存储器单元存取晶体管， 其中，所述存取晶体管包括一对源极/漏极区，并且 其中，所述第二接触图案中的每一个将所述存取晶体管的所述一对源极/漏极区中的一个与所述位线耦合。
4.根据权利要求1所述的半导体器件，进一步包括: 多个第一耦合层和多个第二耦合层，所述多个第一耦合层和所述多个第二耦合层中的每一个耦合到所述主表面，并且 其中，所述第一接触图案中的每一个被形成为与所述第一耦合层中的每一个的上表面接触，并且所述第二接触图案中的每一个被形成为与所述第二耦合层中的每一个的上表面接触。
【文档编号】H01L27/108GK104465659SQ201410475451
【公开日】2015年3月25日 申请日期:2014年9月17日 优先权日:2013年9月17日
【发明者】牧幸生 申请人:瑞萨电子株式会社