技术领域本发明总体涉及半导体领域，更具体地，涉及FinFET结构及其制造方法。
背景技术：
半导体集成电路(IC)工业经历了指数型增长。IC材料和设计的技术进步产生了多代IC，其中每一代都比前一代具有更小且更复杂的电路。在IC演进的过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加而几何尺寸(即，使用制造工艺可制造的最小部件(或线))减小。这种按比例缩小工艺通常通过增加生产效率和降低相关成本来提供益处。这种按比例缩小还增加了处理和制造IC的复杂程度，并且为了实现这些进步，需要在IC处理和制造有类似的发展。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管来替代平面晶体管。鳍式晶体管具有与顶面和相对的两个侧壁相关联的沟道(称为鳍部的沟道)。鳍部的沟道的总沟道宽度通过顶面和相对的两个侧壁限定。尽管现有的FinFET器件以及制造FinFET器件的方法一般能够满足它们预期的目的，但是它们不能在所有方面都完全令人满意。例如，鳍部宽度和轮廓的变化(尤其在鳍部的端部)对FinFET器件工艺发展提出了挑战。期望在这个领域有所改进。
技术实现要素：
根据本发明的一个方面，提供了一种FinFET结构，包括：多个鳍部；栅极，基本垂直地设置在多个鳍部上方，以覆盖多个鳍部的部分顶面和部分侧壁；以及第一掺杂剂层，覆盖第一鳍部的结部的顶面和侧壁，第一掺杂剂层被配置为向第一鳍部的结部提供第一导电类型的掺杂剂，其中，结部与栅极相邻。优选地，该FinFET结构还包括：侧壁间隔件，覆盖位于结部上方的第一掺杂剂层。优选地，该FinFET结构还包括：第二掺杂剂层，覆盖第二鳍部的结部的顶面和侧壁，第二掺杂剂层被配置为向第二鳍部的结部提供第二导电类型的掺杂剂。优选地，该FinFET结构还包括：双层，覆盖第二鳍部的结部的顶面和侧壁，其中，双层包括第一掺杂剂层和扩散阻挡层。优选地，第一掺杂剂层包括硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)或它们的组合。优选地，第一鳍部中的第一掺杂剂浓度在邻近第一鳍部的顶面处和侧壁处均匀分布。优选地，第一掺杂剂层的厚度在大约1nm至大约8nm的范围内。根据本发明的另一方面，提供了一种MOS结构，包括：第一半导体鳍部；以及金属栅极，覆盖MOS结构的沟道。其中，第一半导体鳍部包括：再生区域；和轻掺杂区域，位于再生区域与金属栅极之间，邻近于轻掺杂区域的顶面处的第一掺杂剂浓度与邻近于轻掺杂区域的底部侧壁处的第一掺杂剂浓度基本相同。优选地，邻近于轻掺杂区域的顶面处的第一掺杂剂浓度与邻近于轻掺杂区域的侧壁处的第一掺杂剂浓度之间的差值大约在5％以下。优选地，轻掺杂区域的顶面和侧壁被第一掺杂剂层覆盖，第一掺杂剂层被配置为提供具有第一导电类型的掺杂剂的轻掺杂区域。优选地，第一掺杂剂层包括BSG、PSG、BPSG或它们的组合。优选地，第一掺杂剂层的厚度在大约1nm至大约8nm的范围内。优选地，该MOS结构还包括：第二半导体鳍部，第二半导体鳍部具有位于再生区域与金属栅极之间的轻掺杂区域，其中，邻近于轻掺杂区域的顶面处的第二掺杂剂浓度与邻近于轻掺杂区域的底部侧壁处的第二掺杂剂浓度基本相同。优选地，邻近于轻掺杂区域的顶面处的第二掺杂剂浓度与邻近于轻掺杂区域的侧壁处的第二掺杂剂浓度之间的差值大约在5％以下。根据本发明的又一方面，提供了一种用于制造FinFET结构的方法，包括：形成多个半导体鳍部；在多个半导体鳍部的第一组鳍部的顶面和侧壁上方形成扩散阻挡层；在多个半导体鳍部的第二组鳍部的顶面和侧壁上方形成第一掺杂剂层，第一掺杂剂层包括第一导电类型的掺杂剂；通过退火操作将第一导电类型的掺杂剂扩散到多个半导体鳍部的第二组鳍部中，其中，邻近于多个半导体鳍部的第二组鳍部的顶面处的第一导电类型的掺杂剂的掺杂剂浓度被控制为与邻近于多个半导体鳍部的第二组鳍部的侧壁底部处的第一导电类型的掺杂剂的掺杂剂浓度基本相同。优选地，该方法还包括：在退火操作之前，在第一掺杂剂层上方形成覆盖层。优选地，形成第一掺杂剂层包括：通过原子层沉积(ALD)操作形成厚度在大约3nm至大约5nm范围内的掺杂氧化物层。优选地，形成覆盖层包括：通过ALD操作形成厚度在大约8nm至大约12nm范围内的氮化物层。优选地，退火操作包括在大约950℃至大约1050℃的温度范围内持续大约1.5秒至大约10秒的时间。优选地，该方法还包括：通过蚀刻操作从多个半导体鳍部的第一组鳍部处去除扩散阻挡层。附图说明当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了讨论的清楚，可以任意地增大或减小各个部件的尺寸。图1示出了根据本发明的一些实施例的FinFET结构的立体图。图2示出了根据本发明的一些实施例的沿着图1所示FinFET结构的截线AA所截取的截面图。图3示出了根据本发明的一些实施例的沿着图1所示FinFET结构的截线AA所截取的截面图。图4示出了根据本发明的一些实施例的FinFET结构的结部(junctionportion)的截面图。图5示出了根据本发明的一些实施例的FinFET结构的结部的截面图。图6示出了根据本发明的一些实施例的沿着图1所示的截线BB和图5所示的截线CC所截取的FinFET结构的截面图。图7示出了根据本发明的一些实施例的沿着图1所示的截线BB和图5所示的截线DD所截取的FinFET结构的截面图。图8示出了根据本发明的一些实施例的FinFET结构的结部的截面图。图9示出了根据本发明的一些实施例的FinFET结构的结部的截面图。图10示出了根据本发明的一些实施例的沿着图1所示的截线BB和图9所示的截线EE所截取的FinFET结构的截面图。图11示出了根据本发明的一些实施例的沿着图1所示的截线BB和图9所示的截线FF所截取的FinFET结构的截面图。图12至图18示出了根据本发明的一些实施例的关于FinFET结构的制造方法的沿着图1的截线AA截取的局部截面图。图19至图22示出了根据本发明的一些实施例的关于FinFET结构的制造方法的沿着图1的截线AA截取的局部截面图。图23至图29示出了根据本发明的一些实施例的关于FinFET结构的制造方法的沿着图1的截线BB截取的局部截面图。具体实施方式以下公开提供了许多不同的实施例或实例，用于实施所提供主题的不同特征。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下的描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，并且可以包括在第一部件和第二部件之间可以形成附件部件从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考标号和/或字母。这种重复是为了简化和清楚的目的，其本身并不指示所讨论的各个实施例和/或配置之间的关系。此外，为了易于描述，本文中可以使用诸如“在…下方”、“在…下”、“下部”、“在…上”、“上部”等空间关系术语以描述图中所示一个元件或部件与另一元件或部件的关系。除图中所示的定向之外，空间关系术语旨在包括使用或操作中的器件的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间关系描述符可同样地进行相应的的解释。在半导体FinFET结构中，轻掺杂漏极(LDD)区域形成在栅极与漏极区域或源极区域之间的边界附近。在鳍部上的凹部形成之前，在轻掺杂漏极(LDD)形成中使用诸如砷或磷的注入掺杂剂。在n型鳍部的LDD注入期间，相邻设置的p型鳍部被光刻胶块覆盖，以防止n型掺杂剂冲击p型鳍部。在相应n型鳍部内形成的LDD注入从根本上被所述的光刻胶块的高度所限制，导致注入阴影效应，其中第一注入角度被光刻胶块的高度约束。另外，两个相邻的n型鳍部之间的间隔(例如，n型鳍部的间距)确定遮蔽n型鳍部的特定区域以使其不被注入的第二注入角度。第一注入角度和第二注入角度可以约为10度或以下。结果，可以观察到由注入阴影效应导致的不均匀的LDD顶部到底部掺杂剂分布。例如，相应鳍部的LDD区域的底部比顶部的鳍部LDD的掺杂剂浓度约小30％或以下。更具体地，具有期望的掺杂剂类型(如，n型)的鳍部的顶面、第一侧壁和与第一侧壁相对的第二侧壁处的掺杂剂浓度可以大大不同。例如，鳍部的顶面可以接收最大量的掺杂剂，而鳍部的底部侧壁可以接收比顶部对应明显少很多的掺杂剂。此外，因为第一侧壁和第二侧壁周围的环境不同，所以第一侧壁可以比与该第一侧壁相对的第二侧壁接收更多的掺杂剂。例如，覆盖具有相反导电类型的鳍部的光刻胶块可以设置为紧邻第一侧壁，而暴露的鳍部可以设置为与第二侧壁相邻。因此关于第一侧壁和第二侧壁的阴影效应不同。从而，在注入之后，顶面、第一侧壁和第二侧壁处的掺杂剂浓度明显不同。即使随后为了激活掺杂剂并对掺杂剂进行再分布而进行退火操作，但只能在一定程度上起作用。提出了诸如增加注入能量的解决方案，以解决鳍部的LDD区域中的掺杂剂的不均匀分布。然而，不仅掺杂剂的垂直范围而且掺杂剂的横向范围都可以随着注入能量的增加而扩展。由于LDD区域接近沟道区域，所以掺杂剂的横向侵入会在沟道区域中大幅度创建散射中心，因此劣化晶体管器件的性能。鳍部的顶面、第一侧壁和第二侧壁处的掺杂剂浓度的均匀性对于器件的Ion性能是关键的。应该理解，电流密度集中在沟道区域的表面处，在此处鳍部与环绕鳍部的栅极相接触。位于LDD区域处且缺乏足够的掺杂剂的鳍部表面构成流过沟道的电流的瓶颈。因此，在鳍部上形成顶面、第一侧壁和与第一侧壁相对的第二侧壁处具有均匀掺杂剂分布的LDD区域对于改进器件性能来说是非常关键的。本发明提供了一种FinFET结构，其能够在LDD区域处沿着鳍部的顶面、第一侧壁和第二侧壁形成均匀的掺杂剂分布。本发明还提供了一种用于形成FinFET结构的方法，其中该结构能够在LDD区域处沿着鳍部的顶面、第一侧壁和第二侧壁形成均匀的掺杂剂分布。参照图1，图1是FinFET结构10的立体图。FinFET结构10仅示出了绝缘层(例如，浅沟槽隔离部(STI))上方的部分。在一些实施例中，半导体鳍部101和103是n型鳍部，并且两个鳍部的底部延伸到绝缘层(图1中未示出)中。FinFET结构10还包括基本垂直地设置在鳍部101和103上方的栅极105。然而，鳍部与栅极之间的正交不是实现本文所述的FinFET结构的要求。其他布置(诸如倾斜或交错)也在本发明涉及的范围内。鳍部101和103沿着鳍部的纵向穿过栅极105的侧壁1051和1053。因此，栅极105覆盖鳍部101和103的一部分顶面和一部分侧壁。为了清楚的目的，鳍部中被栅极105覆盖的部分没有在图1中示出。在一些实施例中，鳍部中被栅极105覆盖的部分被称为鳍部103的沟道部分。仍然参照图1，鳍部101和103的结部107被定义为鳍部中与栅极105邻近的区域。在一些实施例中，结部107可以是鳍部的LDD区域或Halo区域。参照鳍部103，第一掺杂剂层109覆盖在鳍部103的顶面103A和侧壁103B上。第一掺杂剂层109可以包括诸如磷的n型掺杂剂，并且被配置为向鳍部中被所述的第一掺杂剂层109覆盖的区域提供n型掺杂剂。在一些实施例中，第一掺杂剂层109可以包括磷硅酸盐玻璃(PSG)或掺杂磷的氧化物。图1中的结区域107与栅极105的侧壁1051相邻。在栅极105的相对侧上，另一第一掺杂剂层(未示出)也形成为与栅极105的侧壁1053相邻，以覆盖鳍部103的顶面103A和侧壁103B。仍然参照图1，侧壁间隔件104设置在栅极105的两个侧壁1051、1053处。为了清楚的目的，侧壁间隔件104以立体图的形式示出，使得可以看到被间隔件104覆盖的结区域107和第一掺杂剂层109。在其他的实施例中，第一掺杂剂层109可以不完全被覆盖在间隔件104下方。参照图2，图2是沿着图1所示FinFET结构的截线AA所截取的截面图。在图2中，沿着线AA截取的截面暴露鳍部103的结部107、第一掺杂剂层109以及围绕该结部和该第一掺杂剂层的侧壁间隔件104。图2还示出了绝缘层200’的表面下方的部分，诸如STI。如图2所示，鳍部101和103包括从绝缘层200’处凸出的部分和被绝缘层200’围绕的部分。只有从绝缘层200’处凸出的部分被第一掺杂剂层109覆盖。在一些实施例中，鳍部101中从绝缘层200’突出的部分具有大约30nm至大约50nm的高度。鳍部101中被绝缘层200’围绕的部分具有大约60nm至大约80nm的高度。覆盖鳍部101的顶面101A和侧壁101B的第一掺杂剂层109可以具有在大约2nm至大约8nm的范围内的厚度T1。具有如图2所示布置的第一掺杂剂层的FinFET结构显示出邻近鳍部101的顶面101A和侧壁101B的区域处的均匀的掺杂剂分布。例如，顶部区域1011和侧壁区域1013处的掺杂剂浓度基本相同。或者说，顶部区域1011和侧壁区域1013之间的掺杂剂浓度差约在5％以下。在一些实施例中，可以通过扫描分布电阻显微技术(SSRM)来测量二维掺杂剂浓度映像(mapping)。SSRM提供了宽范围的电阻映像和高空间分辨率的载流子(carrier)密度分布图。通过将SSRM用作测量的方式，可以映射出鳍部101和103中的掺杂剂浓度分布，并且可以比较顶部区域1011和侧壁区域1013处的掺杂剂浓度。参照图3，图3是沿着图1中所示FinFET结构的截线AA所截取的截面图。除了第一掺杂剂层109之外，还在该第一掺杂剂层上方设置覆盖层129。在一些实施例中，覆盖层129的厚度T2在大约5nm至大约10nm的范围内。在一些实施例中，覆盖层129和侧壁间隔件104可以由相同的材料(诸如SiN)制成，或者它们可以由不同材料制成，使得覆盖层129区别于侧壁间隔件104。与没有在鳍部103的结区域107上方设置第一掺杂剂层109的传统的FinFET结构相比，即使在退火操作之前，本发明的顶部区域1011和侧壁底部区域1015处的掺杂剂浓度也基本相同。在没有应用掺杂剂层的情况下，由于注入阴影效应，所以到达侧壁底部1015的注入量减少，因此即使在注入后退火之后，顶部区域1011和侧壁底部区域1015之间的掺杂剂浓度也大大不同。参照图4，图4示出了根据本发明的一些实施例的FinFET结构的结部的截面图。在图4的截面图中示出了四个鳍部的结部。鳍部101和103被称为“第一鳍部”100或“第一组鳍部”。鳍部201和203被称为“第二鳍部”200或“第二组鳍部”。在一些实施例中，第一鳍部100和第二鳍部200的导电类型不同。例如，第一鳍部100是n型鳍部，而第二鳍部200是p型鳍部。如图4所示，第一掺杂剂层109被形成为与第一鳍部100直接接触，而扩散阻挡层119被形成为与第二鳍部200直接接触，从而将第二鳍部200与第一掺杂剂层109间隔开。或者说，在第一鳍部100上方形成单层，而在第二鳍部200上方形成双层。在一些实施例中，双层包括第一掺杂剂层109和扩散阻挡层119。第一掺杂剂层109的厚度在大约1nm至大约8nm的范围内。扩散阻挡层119应该足够厚，以防止第一掺杂剂层109中的n型掺杂剂扩散到第二鳍部200中。在一些实施例中，扩散阻挡层119的厚度介于大约5nm至大约10nm之间。参照图5，图5示出了根据本发明的一些实施例的FinFET结构的结部的截面图。图4与图5之间的区别在于，还在第一鳍部100的第一掺杂剂层109和第二鳍部200的第一掺杂剂层109上方设置覆盖层129。在一些实施例中，覆盖层129和扩散阻挡层119由相同的材料制成。在其他的实施例中，覆盖层129和扩散阻挡层119由不同的材料制成。在一些实施例中，覆盖层129的厚度和扩散阻挡层119的厚度基本相同。如本发明稍后所讨论的，图5所示的覆盖层129是为了在高温退火操作中为第一掺杂剂层109提供稳定的密封。参照图6，图6示出了根据本发明的一些实施例的沿着图1的截线BB和图5的截线CC所截取的FinFET结构的截面图。栅极105和侧壁间隔件104位于第一鳍部103上方。图6所示虚线表示横跨第一鳍部103的栅极105和侧壁间隔件104的隐藏轮廓。第一掺杂剂层109和覆盖层129设置在第一鳍部103上方，并且与栅极105的侧壁1051和1053邻接。如图6所示，再生源极301和再生漏极303部分地形成在第一鳍部103中。在一些实施例中，再生区域的最宽部分伸入至侧壁间隔件104下方。在其他的实施例中，再生区域的最宽部分与形成在第一鳍部103的结部107处的轻掺杂区域或LDD上方的三层(tri-layer)接触。参照图7，图7示出了根据本发明的一些实施例的沿着图1的截线BB和图5的截线DD所截取的FinFET结构的截面图。栅极105和侧壁间隔件104位于第二鳍部201上方。图7所示的虚线表示横跨第二鳍部201的栅极105和侧壁间隔件104的隐藏轮廓。阻挡层119、第一掺杂剂层109和覆盖层129设置在第二鳍部201上方，并且与栅极105的侧壁1051和1053邻接。如图7所示，再生源极301和再生漏极303部分地形成在第二鳍部201中。在一些实施例中，再生区域的最宽部分伸入至侧壁间隔件104下方。在其他的实施例中，再生区域的最宽部分与形成在第二鳍部201的结部107处的轻掺杂区域或LDD上方的三层接触。参照图8，图8示出了根据本发明的一些实施例的FinFET结构的结部的截面图。如图8所示，第二掺杂剂层209被形成为与第二鳍部200直接接触，而第一掺杂剂层109被形成为与第一鳍部100直接接触。在一些实施例中，第二掺杂剂层209包括与第一掺杂剂层109的类型相反的掺杂剂。例如，第二掺杂剂层209包括硼硅酸盐玻璃(BSG)或掺杂硼的氧化硅。第二掺杂剂层209覆盖第二鳍部200的顶面201A和侧壁201B。第二掺杂剂层209直接接触第二鳍部200，以允许该第二掺杂剂层中包含的第二掺杂剂扩散到第二鳍部200中。仍然参照图8，还在第一鳍部100上方的第一掺杂剂层109上方顺序设置覆盖层129和第二掺杂剂层209。或者说，三个层形成在第一鳍部100上方，而单个层形成在第二鳍部200上方。第二掺杂剂层209的厚度在大约1nm至大约8nm的范围内，这与第一掺杂剂层109的厚度类似。如图8所示，根据SSRM测量，第二鳍部200的顶部区域2011和底部侧壁2015处的第二掺杂剂浓度基本相同。换句话说，第二鳍部200的顶部区域2011和侧壁2013处的第二掺杂剂浓度之间的差值低于5％。类似地，第一鳍部100的顶部区域1011和底部侧壁1015处的第一掺杂剂浓度基本相同。换句话说，第一鳍部100的顶部区域1011和侧壁1013处的第一掺杂剂浓度之间的差值低于5％。参照图9，图9示出了根据本发明的一些实施例的FinFET结构的结部的截面图。图8和图9的差别在于，还在第一鳍部100的第二掺杂剂层209和第二鳍部200的第二掺杂剂层209上方设置覆盖层219。如本发明稍后所讨论的，图9所示的覆盖层219用于在高温退火操作中为第二掺杂剂层209提供稳定的密封。参照图10，图10示出了根据本发明的一些实施例的沿着图1的截线BB和图9的截线EE所截取的FinFET结构的截面图。栅极105和侧壁间隔件104位于第一鳍部103上方。图10所示的虚线表示横跨第一鳍部103的栅极105和侧壁间隔件104的隐藏轮廓。第一掺杂剂层109、覆盖层129、第二掺杂剂层209和覆盖层219被顺序设置在第一鳍部103上方，并且与栅极105的侧壁1051和1052邻接。参照图11，图11示出了根据本发明的一些实施例的沿着图1的截线BB和图9的截线FF所截取的FinFET结构的截面图。栅极105和侧壁间隔件104位于第二鳍部201上方。图11所示的虚线表示横跨第一鳍部103的栅极105和侧壁间隔件104的隐藏轮廓。第二掺杂剂层209和覆盖层219被顺序设置在第二鳍部201上方，并且与栅极105的侧壁1051和1053邻接。如图11所示，再生源极301和再生漏极303部分地形成在第二鳍部201中。在一些实施例中，再生区域的最宽部分伸入至侧壁间隔件104下方。在其他的实施例中，再生区域的最宽部分与形成在第二鳍部201的结部107处的轻掺杂区域或LLD上方的三层接触。图12至图18示出了根据本发明的一些实施例的沿着图1的截线AA所截取的各局部截面图以及示出了制造FinFET结构的方法的各个操作。在图12中，使用本领域已知的光刻和蚀刻技术来形成多个半导体鳍部101、103、201、203，随后通过沉积绝缘层200’并将所述的绝缘层200’回蚀至预定高度，以暴露部分半导体鳍部。在一些实施例中，从绝缘层200’处凸出的高度H1与被绝缘层200’围绕的高度H2的比率在大约0.3至大约1的范围内。鳍部101和103被记为“第一组鳍部”100。在本发明中，鳍部201和203被记为“第二组鳍部”200。第一组鳍部100和第二组鳍部200可以具有不同导电类型的掺杂剂。参照图13和图14，扩散阻挡层119形成在第二组鳍部200的顶面201A和侧壁201B上方。在图13中，毯式沉积扩散阻挡层119，以覆盖所有鳍部，随后如图14所示，进行光刻和蚀刻操作，以去除扩散阻挡层119中设置在第一组鳍部100上方的部分。图案化的掩模层1400可以是光刻胶。在一些实施例中，扩散阻挡层119可以是厚度为大约3nm至大约8nm的SiN层。H3PO4基的化学物可以用于去除SiN层。在一些实施例中，在形成掩模层1400之前，在扩散阻挡层119上方共形地沉积底部抗反射涂层(BARC)。在一些实施例中，例如，在半导体芯片的I/O区域中，在沉积扩散阻挡层119之前，在鳍部上方沉积氧化物层(未示出)。因此，进行附加操作，以去除氧化物层并且直到暴露第一组鳍部100为止。参照图15，在去除图14中的掩模层1400之后，在所有鳍部上方共形地沉积包含第一类型的掺杂剂(例如，诸如磷或砷的n型掺杂剂)的第一掺杂剂层109。在一些实施例中，原子层沉积(ALD)用于沉积第一掺杂剂层109。ALD用于将所沉积层的的厚度控制在原子量级(level)的操作中。在一些实施例中，等离子体增强的ALD(PEALD)用于沉积厚度在大约2nm至大约8nm之间的PSG层。PSG层可以包含大于或大约为1E22/cm3的第一掺杂剂浓度。另外，PEALD可以用于形成渐变的第一掺杂剂层109，其中，第一掺杂剂浓度在邻近鳍部处较大，随着远离鳍部而逐渐减小。在图15中，第一掺杂剂层109与第一组鳍部100的顶面103A和侧壁103B直接接触，但是通过扩散阻挡层119与第二组鳍部200间隔开。参照图16，覆盖层129可选择沉积在先前在第一组鳍部100上方沉积的第一掺杂剂层109的上方。在一些实施例中，可以通过ALD或PEALD将覆盖层129沉积为具有大约8nm至大约12nm的厚度。在一些实施例中，覆盖层129包括偏移(offset)侧壁沉积和伪侧壁沉积。参照图15和图16，可以在单次操作中进行第一掺杂剂层109和覆盖层129的ALD操作。在一些实施例中，覆盖层包含氮化物材料。参照图17，执行退火操作，以将掺杂剂从第一掺杂剂层109扩散到第一组鳍部100。在一些实施例中，退火操作包括尖峰退火，其在大约950℃到大约1050℃的温度下持续大约1.5秒至10秒。如图17所示，通过扩散阻挡层119阻挡位于第二组鳍部200上方的第一掺杂剂层109中的掺杂剂，防止第一掺杂剂扩散到第二组鳍部200中。在一些实施例中，在1000℃的温度和1秒的持续时间内进行尖峰退火，可以通过二次离子质谱(SIMS)测量在鳍部与掺杂剂层的界面下方25nm处测量到大于1E19/cm3的掺杂剂浓度。类似地，在1000℃和10秒的持续时间内进行尖峰退火，可以在界面下方60nm处测量到大于1E19/cm3的掺杂剂浓度。图16中形成的覆盖层129可以用作坚固的屏蔽罩(robustshield)，以防止第一掺杂剂层109在退火操作下蒸发。在一些实施例中，半导体的平均鳍部宽度W在大约10nm至大约15nm，尖峰退火之后的扩散轮廓(profile)可以有效地覆盖半导体鳍部的宽度W，因此如图18所示，第一组鳍部100的顶部区域1011和侧壁区域1013处的掺杂剂浓度基本相同。此外，第一组鳍部100的截面处的掺杂剂浓度沿着第一组鳍部100的顶面101A和侧壁101B呈现出反向U形的轮廓(未示出)。在图18中，盖层(coverlayer)300可以形成在第一组和第二组鳍部上方。在只有n型鳍部的结部要被掺杂的一些实施例中，盖层300可以是先前如图1至图11所讨论的侧壁间隔件。在其他的实施例中，当n型鳍部和p型鳍部的结部都要被掺杂时，盖层300可以是光刻胶。图19至图22示出了在掺杂n型鳍部之后还掺杂p型鳍部的操作。应该理解，可以使用上述操作或等效方法来执行n型LDD掺杂或p型LDD掺杂。进行n型LDD掺杂和p型LDD掺杂的顺序不是本发明所要限制的内容。在图19中，光刻胶1900被图案化，并且通过适当的蚀刻操作来去除扩散阻挡层119、第一掺杂剂层109、覆盖层129，以暴露第二组鳍部200。在去除光刻胶1900之后，在图20中，在与先前图15中描述的类似条件下，在第二组鳍部200上方沉积第二掺杂剂层209。第二掺杂剂层209包含第二类型的掺杂剂，诸如硼。BSG或掺杂硼的氧化物可以用于形成第二掺杂剂层209。在一些实施例中，可以在沉积第二掺杂剂层209之前或之后进行退火操作。如图21所示，如先前图16所述，在第二掺杂剂层209上方形成可选的覆盖层219，随后进行退火操作。第二掺杂剂层209中的第二掺杂剂和第一掺杂剂层109中的第一掺杂剂分别扩散到第二组鳍部200和第一组鳍部100中。在图22中，形成侧壁间隔件104，以覆盖所有鳍部。第二组鳍部200的顶部区域2011和侧壁区域2013处的第二掺杂剂浓度基本相同。在同一器件中，第一组鳍部100的顶部区域1011和侧壁区域1013处的第一掺杂剂浓度基本相同。图23至图29是沿着图1的截线BB所截取的各个截面图，示出了在第一鳍部103的结部107上方形成第一掺杂剂层109之后的操作。在图23中，可选的氧化物层106形成在替换栅极105’下方并且位于第一鳍部103上方。在一些实施例中，例如，在器件的I/O区域中，在形成半导体鳍部之后毯式沉积可选的氧化物层。第一掺杂剂层109和覆盖层129顺序且共形地形成在结部107和替换栅极105’上方。在图24中，侧壁间隔件104形成为至少覆盖结部107并由此覆盖第一掺杂剂层109。还可形成其他的介电层，以围绕侧壁间隔件104，但是为了简化的目的，没有在图24中示出。在图25中，再生源极301和再生漏极303形成在第一鳍部103中，并且与侧壁间隔件104邻接。在一些实施例中，通过在第一鳍部103中的凹部(未示出)中沉积适当的材料来形成再生源极和漏极。将第一鳍部103暴露于含磷、含碳和含硅的蒸汽源(sourcevapor)的脉冲，以在凹部中沉积外延材料。在一些实施例中，脉冲还包括含碳的蒸汽源和含硅的蒸汽源。在一些实施例中，包含PH3的含磷的蒸汽源还具有介于大约260sccm和大约310sccm之间的流速。在一些实施例中，包含甲硅烷(MMS)的含碳的蒸汽源还具有介于大约132sccm和大约120sccm之间的流速。在一些实施例中，包含SiH4或Si3H8的含硅的蒸汽源具有大约190sccm的流速。在一些实施例中，外延材料具有介于大约2E21/cm3和大约5E21/cm3之间的磷浓度，该外延材料被配置为在沟道内产生拉伸应力。在图26中，执行诸如化学机械抛光操作的平坦化操作，以去除部分侧壁间隔件104和第一掺杂剂层109，由此暴露替换栅极105’。例如，图27示出了通过干蚀刻操作的蚀刻操作来去除替换栅极105’。可以在干蚀刻操作期间去除第一掺杂剂层109的一部分。随后，如图28所示，进行湿蚀刻操作。覆盖层129和剩余的第一掺杂剂层109都可以在湿蚀刻操作中被去除。使用适当的蚀刻操作来去除氧化物层106。参照图29，通过多层沉积形成金属栅极105，以填充由于去除替换栅极105’所形成的沟槽。在一些实施例中，在沉积金属栅极105之前形成高k介电层106’。金属栅极的顶面还经受平坦化操作。本发明的一些实施例提供了一种FinFET结构，包括：多个鳍部、栅极和第一掺杂剂层。在多个鳍部上方基本垂直地设置栅极，以覆盖多个鳍部的部分顶面和部分侧壁。第一掺杂剂层覆盖第一鳍部的结部的顶面和侧壁，该第一掺杂剂层被配置为向第一鳍部的结部提供第一导电类型的掺杂剂。结部与栅极相邻。在一些实施例中，FinFET结构还包括覆盖结部上方的第一掺杂剂层的侧壁间隔件。在一些实施例，FinFET结构还包括第二掺杂剂层，以覆盖第二鳍部的结部的顶面和侧壁，该第二掺杂剂层被配置为向第二鳍部的结部提供第二导电类型的掺杂剂。在一些实施例，FinFET结构还包括双层，以覆盖第二鳍部的结部的顶面和侧壁。双层包括第一掺杂剂层和扩散阻挡层。在一些实施例，第一掺杂剂层包括硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)或它们的组合。在一些实施例，第一鳍部中的第一掺杂剂浓度邻近第一鳍部的顶面和侧壁均匀分布。在一些实施例，第一掺杂剂层的厚度在大约2nm至大约8nm的范围内。本发明的一些实施例提供了一种MOS结构，包括：第一半导体鳍部；以及金属栅极，覆盖MOS结构的沟道。第一半导体鳍部包括再生区域和轻掺杂区域。轻掺杂区域位于再生区域与金属栅极之间。邻近轻掺杂区域的顶面的第一掺杂剂浓度与邻近轻掺杂区域的底部侧壁的第一掺杂剂浓度基本相同。在一些实施例，邻近轻掺杂区域的顶面的第一掺杂剂浓度与邻近轻掺杂区域的底部侧壁的第一掺杂剂浓度之间的差值大约在5％以下。在一些实施例，轻掺杂区域的顶面和侧壁被第一掺杂剂层覆盖，该第一掺杂剂层被配置为提供具有第一导电类型的掺杂剂的轻掺杂区域。在一些实施例，掺杂剂层包括BSG、PSG、BPSG或它们的组合。在一些实施例，第一掺杂剂层的厚度在大约1nm至大约8nm的范围内。在一些实施例，MOS结构还包括第二半导体鳍部，第二半导体鳍部具有位于再生区域与金属栅极之间的轻掺杂区域。邻近轻掺杂区域的顶面的第二掺杂剂浓度与邻近轻掺杂区域的底部侧壁的第二掺杂剂浓度基本相同。在一些实施例，邻近轻掺杂区域的顶面的第二掺杂剂浓度与邻近轻掺杂区域的底部侧壁的第二掺杂剂浓度之间的差值大约在5％以下。本发明的一些实施例提供了一种用于制造FinFET结构的方法，包括：(1)形成多个半导体鳍部；(2)在多个半导体鳍部的第一组的顶面和侧壁上方形成扩散阻挡层；(3)在多个半导体鳍部的第二组的顶面和侧壁上方形成第一掺杂剂层，第一掺杂剂层包括第一导电类型的掺杂剂；(4)通过退火操作将第一导电类型的掺杂剂扩散到多个半导体鳍部的第二组中。邻近多个半导体鳍部的第二组的顶面的第一导电类型的掺杂剂的掺杂剂浓度被控制为与邻近多个半导体鳍部的第二组的底部侧壁的第一导电类型掺杂剂的掺杂剂浓度基本相同。在一些实施例，形成第一掺杂剂层包括：通过原子层沉积(ALD)操作形成厚度在大约3nm至大约5nm的范围内的掺杂氧化物层。在一些实施例，形成覆盖层包括：通过ALD操作形成厚度在大约8nm至大约12nm的范围内的氮化物层。在一些实施例，退火操作包括在大约950℃至大约1050℃的温度范围内持续大约1.5秒至大约10秒的时间。在一些实施例，该方法还包括：通过蚀刻操作从多个半导体鳍部的第一组去除扩散阻挡层。上面论述了多个实施例的部件使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本发明作为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且他们可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。