半导体结构的制作方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构的制作方法。

背景技术：

MOS晶体管通过在栅极施加电压，调节通过沟道区域的电流来产生开关信号。但当半导体技术进入更小的节点时，传统的平面式MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种多栅器件，它一般包括具有高深宽比的半导体鳍部，覆盖部分所述鳍部的顶部和侧壁的栅极结构，位于所述栅极结构两侧的鳍部内的源区和漏区。

然而，现有方法形成的半导体结构中，PMOS鳍式场效应管和NMOS鳍式场效应管的电流匹配性能差。

技术实现要素：

本发明解决的问题是提供一种新的半导体结构的制作方法，以提高PMOS鳍式场效应管和NMOS鳍式场效应管的电流匹配性能。

为解决上述问题，本发明提供一种半导体结构的制作方法，包括：

提供绝缘体上硅衬底，所述绝缘体上硅衬底包括PMOS区域和NMOS区域；

在所述PMOS区域上形成第一鳍部，所述第一鳍部顶部被第一硬掩膜块覆盖，侧面暴露；

在所述NMOS区域上形成第二鳍部，所述第二鳍部顶部和侧面都暴露；

采用退火工艺对所述第一鳍部和所述第二鳍部进行退火处理。

可选的，形成所述第一鳍部和所述第二鳍部的过程包括：

在所述PMOS区域和所述NMOS区域上形成硬掩膜层；

刻蚀所述硬掩膜层，直至在所述PMOS区域上的剩余所述硬掩膜层保留为第一初始硬掩膜块，在所述NMOS区域上的剩余所述硬掩膜层保留为第二 初始硬掩膜块；

刻蚀所述第二初始硬掩膜块，直至剩余所述第二初始硬掩膜块保留为第二硬掩膜块；

沿所述第一初始硬掩膜块刻蚀所述PMOS区域，直至形成所述第一鳍部；

沿所述第二硬掩膜块刻蚀所述NMOS区域，直至形成所述第二鳍部；

同时刻蚀所述第一初始硬掩膜块和所述第二硬掩膜块，直至所述第二硬掩膜块被全部去除，剩余所述第一初始硬掩膜块被保留为所述第一硬掩膜块。

可选的，刻蚀所述第二初始硬掩膜块的过程包括：

形成有机填充层覆盖所述第一初始硬掩膜块和所述第二初始硬掩膜块；

在所述有机填充层上形成光刻胶层，并图案化所述光刻胶层，以去除位于所述NMOS区域上方的所述光刻胶层；

以剩余所述光刻胶层为掩模，刻蚀所述有机填充层和所述第二初始硬掩膜块，直至剩余所述第二初始硬掩膜块保留为所述第二硬掩膜块。

可选的，所述硬掩膜层包括氧化硅层和氮化硅层，所述氧化硅层的厚度范围为1nm～5nm，所述氮化硅的厚度范围为60nm～600nm。

可选的，所述有机填充层的厚度范围为10nm～100nm，所述光刻胶层的厚度范围为40nm～300nm。

可选的，所述第二硬掩膜块的厚度范围为20nm～200nm。

可选的，所述第一硬掩膜块的厚度在20nm以上。

可选的，所述退火工艺采用含氢气的气体环境。

可选的，所述退火处理采用的温度范围为700℃～1000℃，采用的压强范围为400Torr～1000Torr，采用的处理时间范围为100s～600s。

可选的，在所述退火处理后，所述第一鳍部的高度范围为20nm～100nm，所述第一鳍部的高度为两倍所述第二鳍部的高度。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案具中，在PMOS区域上形成第一鳍部，第一鳍部顶部被第一硬掩膜块覆盖，侧面暴露，在NMOS区域上形成第二鳍部，第二鳍部顶部和侧面都暴露，然后，采用退火工艺对第一鳍部和第二鳍部进行退火处理。对于顶部被第一硬掩膜块覆盖的第一鳍部而言，其高度在退火处理之后基本保持不变，但是退火工艺能够使顶部暴露的第二鳍部高度减小，使得第二鳍部的高度小于第一鳍部的高度。由鳍式场效应管的结构特点可知，最终形成的NMOS鳍式场效应管的沟道宽度会相应小于PMOS鳍式场效应管的沟道宽度，从而使后续通过NMOS鳍式场效应管和PMOS鳍式场效应管的电流大小相互接近，即提高PMOS鳍式场效应管和NMOS鳍式场效应管的电流匹配性能。

进一步，第一硬掩膜块的厚度在20nm以上。当第一硬掩膜块的厚度在20nm以上时，第一鳍部顶部处于受保护的状态，从而保证第一鳍部的高度不受影响。而第二鳍部顶部处于暴露状态，在退火时第二鳍部的高度会减小。因此，在设置第一硬掩膜块的厚度在20nm以上时，能够保证后续第一鳍部和第二鳍部在经过退火处理后，产生足够的高度差。

附图说明

图1至图7是本发明实施例所提供的半导体结构的制作方法各步骤对应结构示意图。

具体实施方式

正如背景技术所述，现有方法形成的半导体结构中，PMOS鳍式场效应管和NMOS鳍式场效应管的电流匹配性能差。经发明人分析，主要原因在于：PMOS鳍式场效应管和NMOS鳍式场效应管中，分别利用空穴和电子作为载流子，而空穴的迁移率和电子的迁移率不同，在一定范围的充电密度(掺杂密度)时，电子迁移率大约是空穴迁移率的两倍(μ_eff(e)≈2μ_eff(h))。此时，如果PMOS鳍式场效应管和NMOS鳍式场效应管的鳍部高度相等，在相同工作电压条件下，NMOS鳍式场效应管通过的电流强度会约为PMOS鳍式场效应管通过的电流强度的两倍，两者电流强度差异较大，即此时PMOS鳍式场效应管和NMOS鳍式场效应管的电流匹配性能差。

为此，本发明提供一种新的半导体结构的制作方法，所述方法在PMOS区域上形成第一鳍部，所述第一鳍部顶部被第一硬掩膜块覆盖，侧面暴露，在NMOS区域上形成第二鳍部，所述第二鳍部顶部和侧面都暴露，然后，采用退火工艺对所述第一鳍部和所述第二鳍部进行退火处理。对于顶部被第一硬掩膜块覆盖的所述第一鳍部而言，其高度在退火处理之后基本保持不变，但是退火工艺能够使顶部暴露的所述第二鳍部高度减小，从而使所述第二鳍部的高度小于所述第一鳍部的高度。所述第二鳍部高度小于所述第一鳍部，由鳍式场效应管的结构特点可知，最终形成的NMOS鳍式场效应管的沟道宽度会相应小于PMOS鳍式场效应管的沟道宽度，从而使后续通过NMOS鳍式场效应管和PMOS鳍式场效应管的电流大小相互接近，即提高PMOS鳍式场效应管和NMOS鳍式场效应管的电流匹配性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明实施例提供一种半导体结构的制作方法，请参考图1至图7。

请参考图1，所述半导体结构的制作方法首先提供绝缘体上硅衬底。绝缘体上硅衬底通常包括底基底层、氧化层110和顶硅层120，其中基底层未示出。氧化层110可以是一层埋氧化层。

本实施例中，绝缘体上硅衬底包括PMOS区域(未标注)和NMOS区域(未标注)。PMOS区域，用于后续形成PMOS鳍式场效应管，NMOS区域，用于后续形成NMOS鳍式场效应管。需要说明的是，本实施例中，采用竖直虚线(未标注)将PMOS区域和NMOS区域分开，位于虚线左边的区域为PMOS区域，位于虚线右边的区域为NMOS区域。本说明书的其它附图(图2至图7)沿用此操作，在此一并说明。

请结合参考图1至图5，本实施例后续在PMOS区域上形成第一鳍部1201(请参考图5)，第一鳍部1201顶部被第一硬掩膜块131(请参考图5)覆盖，第一鳍部1201侧面暴露，并在NMOS区域上形成第二鳍部1202(请参考图5)，第二鳍部1202顶部和侧面都暴露。上述形成第一鳍部1201和第二鳍部1202的过程可以包括步骤一至步骤五，以下结合图1至图5进行说明。

步骤一，请参考图1，在PMOS区域和NMOS区域上形成硬掩膜层(未示出)，并刻蚀硬掩膜层，直至在PMOS区域上的剩余硬掩膜层保留为第一初始硬掩膜块130，在NMOS区域上的剩余硬掩膜层保留为第二初始硬掩膜块140。

本实施例中，所述硬掩膜层可以包括氧化硅层和氮化硅层。因此，形成硬掩膜层的过程可以为先形成一层氧化硅层，然后在氧化硅层上形成一层氮化硅层。其中，氧化硅层的厚度范围可以为1nm～5nm，氮化硅的厚度范围可以为60nm～600nm。本实施例设置氧化硅层的厚度仅为1nm～5nm，是因为形成氧化硅层的目的是为了保证氮化硅层不与前面工艺过程所使用的底部抗反射材料和光刻胶材料等接触，防止这些材料对氮化硅层造成污染。

本实施例中，刻蚀所述硬掩膜层的过程可以为：在所述硬掩膜层上形成光刻胶层(未示出)，然后采用曝光和显影工艺图案化所述光刻胶层，再以图案化的所述光刻胶层为掩模，采用各向异性刻蚀方法刻蚀未被剩余所述光刻胶层覆盖的所述硬掩膜层，从而使得在PMOS区域上的剩余所述硬掩膜层保留为第一初始硬掩膜块130，在NMOS区域上的剩余硬掩膜层保留为第二初始硬掩膜块140。在形成第一初始硬掩膜块130和第二初始硬掩膜块140后，可以去除剩余的所述光刻胶层，此时即形成如图1所示的结构。

步骤二，刻蚀第二初始硬掩膜块140，直至剩余第二初始硬掩膜块140保留为第二硬掩膜块141。本实施例中，步骤二的刻蚀第二初始硬掩膜块140的过程，可以采用包括以下的三个阶段的方法形成。

阶段一，请参考图2，形成有机填充层150覆盖第一初始硬掩膜块130和第二初始硬掩膜块140。

本实施例中，有机填充层150的材料可以为有机硅氧烷(organo-siloxane)其化学式为R_x(CH₃)_ySiO_z，其中R代表有机发色基团(organic chromophore)，有机硅氧烷具有良好的填充性能，因此可以对第一初始硬掩膜块130和第二初始硬掩膜块140之间的凹槽(未标注)进行完整填充，从而方便后续在有机填充层150上形成其它层结构。

本实施例中，可采用旋涂法(spin on coating)形成有机填充层150，并且 有机填充层150的厚度范围可控制在10nm～100nm。

需要说明的是，其它实施例中，也可以采用其它材料覆盖第一初始硬掩膜块130和第二初始硬掩膜块140。

阶段二，请继续参考图2，在有机填充层150上形成光刻胶层，并图案化光刻胶层，以去除位于NMOS区域上方的光刻胶层，从而仅保留位于NMOS区域上方的光刻胶层160。

本实施例中，光刻胶层160的厚度范围可以为40nm～300nm。

本实施例利用有机填充层150实现表面平坦化，然后再在有机填充层150上形成光刻胶层160，从而使后续的光刻工艺更容易进行。其它实施例中，也可以不制作有机填充层150，而直接在第一初始硬掩膜块130和第二初始硬掩膜块140上形成光刻胶层。

阶段三，以剩余光刻胶层(即光刻胶层160)为掩模，刻蚀有机填充层150和第二初始硬掩膜块140，直至剩余第二初始硬掩膜块140保留为第二硬掩膜块141。

在上述刻蚀过程中，由于采用光刻胶层160为掩模，因此，NMOS区域的有机填充层150和第二初始硬掩膜块140会逐渐受到刻蚀。但是，PMOS区域的有机填充层150和第一初始硬掩膜块130在刻蚀刚开始时，受到光刻胶层160的保护，因此不会立即受到刻蚀作用。即使光刻胶层160在刻蚀过程中被完全消耗，接下来也是PMOS区域的有机填充层150先受到刻蚀，从而保证第一初始硬掩膜块130在整个刻蚀过程中不受影响。因此，所述刻蚀过程完成后，当去除残留的有机填充层150时，形成的是如图3所示结构，即PMOS区域中第一初始硬掩膜块130保留完好，而第二初始硬掩膜块140被刻蚀后，剩余部分保留为第二硬掩膜块141。此时明显的，第一初始硬掩膜块130的厚度大于第二硬掩膜块141的厚度。

本实施例中，第二硬掩膜块141的厚度范围可以为20nm～200nm。前面已经提到硬掩膜层包括氧化硅层和氮化硅层，氧化硅层的厚度范围可以为1nm～5nm，氮化硅的厚度范围可以为60nm～600nm。因此，为了保证第二硬掩膜块141的厚度范围在20nm～200nm，并且第一初始硬掩膜块130的厚度大 于第二硬掩膜块141的厚度，可以根据需要，在上述范围内，适当使氧化硅层和氮化硅层的厚度选择为较大值。从而使得，当第二硬掩膜块141的厚度范围在20nm～200nm时，在后续过程中，即使第二硬掩膜块141被完全消耗去除后，第一硬掩膜块131仍有剩余(剩余部分为后续的第一硬掩膜块131，并且希望第一硬掩膜块131的厚度在20nm以上)。

步骤三，沿第一初始硬掩膜块130刻蚀PMOS区域，直至形成第一鳍部1201。

本实施例中，刻蚀PMOS区域即刻蚀PMOS区域中的顶硅层120。本步骤采用的刻蚀气体可以为Cl₂、HBr和O₂的混合气体。其中，Cl₂的流量可以为10sccm～100sccm，HBr的流量可以为2sccm～20sccm，O₂的流量可以为10sccm～200sccm。本步骤采用的刻蚀功率可以为100w～2000w，采用的压强范围可以为10mTorr～50mTorr。

步骤四，沿第二硬掩膜块141刻蚀NMOS区域，直至形成第二鳍部1202。

本实施例中，刻蚀NMOS区域即刻蚀NMOS区域中的顶硅层120。

在形成第一鳍部1201和第二鳍部1202后，相应的结构如图4所示。此时，进行步骤五，即同时刻蚀第一初始硬掩膜块130和第二硬掩膜块141，直至第二硬掩膜块141被全部去除，剩余第一初始硬掩膜块130被保留为第一硬掩膜块131，刻蚀后的结构如图5所示。

本实施例中，第一硬掩膜块131的厚度在20nm以上。当第一硬掩膜块131的厚度在20nm以上时，第一鳍部1201顶部处于受保护的状态，从而保证第一鳍部1201的高度不受影响。而第二鳍部1202顶部处于暴露状态，第二鳍部1202的高度会减小。因此，在设置第一硬掩膜块131的厚度在20nm以上时，能够保证后续第一鳍部1201和第二鳍部1202在经过退火处理后，产生足够的高度差。

请结合参考图5和图6，在采用上述步骤一至步骤五形成第一鳍部1201和第二鳍部1202后，采用退火工艺对第一鳍部1201和第二鳍部1202进行退火处理。此时第一鳍部1201被第一硬掩膜块131覆盖着，第一鳍部1201侧面暴露，而第二鳍部1202的顶部和侧面均暴露。因此，第一鳍部1201高度 基本不会变化。而第二鳍部1202的高度则由于相应的退火(回流)而有较大的收缩，并且第二鳍部1202的高度会减小为原来的一半左右，成为第二鳍部1203。

本实施例中，退火工艺采用含氢气的气体环境。在含氢气的气体环境中进行退火处理，不仅能够防止鳍部发生严重收缩作用，而且还能够使退火后鳍部各表面变得光滑(smooth)均匀。

本实施例中，所述退火处理采用的温度范围可以为700℃～1000℃，在700℃～1000℃的温度条件下，第一鳍部1201和第二鳍部1202中的半导体材料(Si)会产生回流，从而发生细微的收缩，并且鳍部各表面变得光滑均匀，并且第二鳍部1202变成第二鳍部1203。所述退火处理采用的压强范围可以为400Torr～1000Torr，采用的处理时间范围为100s～600s。

请参考图7，本实施例中，在上述退火处理后，可以去除图6所示第一硬掩膜块131。

本实施例中，在退火处理后，第一鳍部1201的高度范围为20nm～100nm，超出此高度范围，第一鳍部1201的制作工艺难度加大。在上述退火处理过程中，由于第一鳍部1201顶部被第一硬掩膜块131覆盖着，高度基本不变。此时，第一鳍部1201的高度比第二鳍部1203的高度大一半左右，即第一鳍部1201高度约为第二鳍部1203高度的两倍左右。而PMOS鳍式场效应管中空穴的迁移率大约是NMOS鳍式场效应管中电子载流子迁移率的二分之一左右，通过将PMOS鳍式场效应管的第一鳍部1201高度调整至NMOS鳍式场效应管的第二鳍部1203高度的两倍左右，可以提高两种晶体管的电流匹配性能。

本实施例所提供的半导体结构的制作方法中，后续还可以包括在第一鳍部1201和第二鳍部1203上分别形成栅介质层和栅极等结构，并在第一鳍部1201和第二鳍部1203的端部分别形成源区和漏区，从而相应在第一鳍部1201基础上形成PMOS鳍式场效应管，在第二鳍部1203基础上形成NMOS鳍式场效应管。

本实施例所提供的半导体结构的制作方法中，在PMOS区域上形成第一 鳍部1201，第一鳍部1201顶部被第一硬掩膜块131覆盖，侧面暴露，在NMOS区域上形成第二鳍部1202，第二鳍部1202顶部和侧面都暴露，然后，采用退火工艺对第一鳍部1201和第二鳍部1202进行退火处理。对于顶部被第一硬掩膜块131覆盖的第一鳍部1201而言，其高度在退火处理之后基本保持不变，但是退火工艺能够使顶部暴露的第二鳍部1202高度减小，成为第二鳍部1203，第二鳍部1203的高度小于第一鳍部1201的高度。由鳍式场效应管的结构特点可知，最终形成的NMOS鳍式场效应管的沟道宽度会相应小于PMOS鳍式场效应管的沟道宽度，从而使后续通过NMOS鳍式场效应管和PMOS鳍式场效应管的电流大小相互接近，即提高PMOS鳍式场效应管和NMOS鳍式场效应管的电流匹配性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。