用于处理半导体层的方法、用于处理硅衬底的方法和用于处理硅层的方法与流程

各种实施例大体涉及一种用于处理半导体层的方法、一种用于处理硅衬底的方法和一种用于处理硅层的方法。

背景技术：

一般而言，高质量介电层可以使用在半导体器件中例如以控制金属氧化物半导体(MOS)沟道中的场效应。而且，高质量介电层可以使用在功率半导体器件中例如以用于高压边缘终止中的高场强的控制。二氧化硅层可以通过热氧化生长在硅层或者硅衬底上，因此，高质量二氧化硅介电层可以形成在硅层或者硅晶片之上。热氧化过程可以包括例如生长炉或快速热氧化(RTO)。然而，热氧化可以仅使用在集成电路制造的早期阶段。一般而言，各种方法可以被用于将介电层形成在晶片或者另一层之上，其中，化学和物理特性例如介电层的微结构、化学组成、均匀性、表面粗糙度、电子特性、带结构、电子态密度(DOS)、界面态和固定电荷等等可以反映制造过程。而且，集成电路的物理特性例如阻断电压、操作电压、泄漏电流、介质击穿、电流-电压特性(所谓的I-V曲线)等等可以反映被用于形成集成电路的相应的结构元件的制造过程。

技术实现要素：

根据各种实施例，一种用于处理半导体层的方法可以包括：在远程等离子体源的等离子体室中生成蚀刻等离子体，其中，远程等离子体源的等离子体室耦合到处理室以用于处理半导体层；将蚀刻等离子体引入处理室中以移除来自半导体层的表面的自然氧化层和至多是可忽略的数量的半导体层的半导体材料；并且随后，将介电层直接沉 积在半导体层的表面上。

附图说明

在附图中，相同参考符号一般是指贯穿不同视图的相同部分。附图不必按比例，相反一般地将重点放在图示本发明的原理上。在以下描述中，参考以下附图描述本发明的各种实施例，其中：

图1示出了根据各种实施例的示意性流程图中的用于处理半导体层的方法；

图2示出了根据各种实施例的示意性流程图中的用于处理硅衬底的方法；

图3示出了根据各种实施例的示意性剖视图中的处理设备；

图4示出了根据各种实施例的示意性流程图中的用于处理硅层的方法；

图5示出了根据各种实施例的示意性剖视图中的电子器件。

图6图示了根据各种实施例的示意性剖视图中的垂直半导体测试结构和对应的等效电路；

图7图示了根据各种实施例的用于金属绝缘体半导体测试结构的对应的等效电路；

图8图示了根据各种实施例的示意性剖视图中的横向金属绝缘体半导体测试结构；

图9图示了根据各种实施例的作为金属绝缘体半导体测试结构的电压的函数的电流密度的绝对值；

图10图示了根据各种实施例的作为金属绝缘体半导体测试结构的电压的函数的电阻；

图11图示了根据各种实施例的导纳测量结果的虚部；

图12图示了根据各种实施例的导纳测量结果的实部；

图13图示了根据不同频率处的各种实施例的所计算的电容行为(虚部)；

图14图示了根据不同频率处的各种实施例的所计算的电导行为 (实部)；

图15图示了根据各种实施例的高压分量的剖视图；

图16图示了根据各种实施例的高压分量的电势分布的数值模拟

图17图示了根据各种实施例的高压分量的电流-电压特性；

图18图示了根据各种实施例的用于测量MOS结构的导纳示意性设置和对应的等效电路；

图19图示了根据各种实施例的金属氧化物半导体电容的测量结果；

图20图示了根据各种实施例的金属氧化物半导体电容器的电导测量结果；

图21图示了根据各种实施例的金属氧化物半导体电容器的导纳的所计算的行为；

图22图示了根据各种实施例的金属氧化物半导体电容器的G/ω行为；

图23图示了根据各种实施例的包括硅和碳的PECVD生长的非晶层的红外吸收光谱；

图24图示了根据各种实施例的归因于在相应的二氧化硅层的PECVD沉积期间使用氦的二氧化硅层的化学计量学的变型。

具体实施方式

以下详细描述参考以图示的方式示出可以实践本发明的特定细节和实施例的附图。

词语“示例性的”在本文中被用于意指“用作示例、实例或者例示”。在本文中被描述为“示例性的”的任何实施例或者设计不必被解释为关于其他实施例或者设计优选或者有利的。

关于形成在侧或者表面“之上”的沉积材料所使用的词语“之上”可以在本文中被用于意指沉积材料可以“直接形成在隐含侧或者表面上”，例如与隐含侧或者表面接触。关于形成在侧或者表面“之上”的沉积材料所使用的词语“之上”可以在本文中被用于意指沉积材料 可以“直接形成在隐含侧或者表面上”，以及一个或多个附加层布置在隐含侧或者表面与沉积材料之间。

关于硅层或者半导体层所使用的术语“层”可以在本文中被用于意指以下中的至少一个：晶片或者晶片的一部分、衬底或者衬底的一部分、工件或者工件的一部分。而且，关于硅层或者半导体层所使用的术语“层”可以在本文中被用于意指任何类型的载体或者工件的裸露表面层或者表面区域。而且，关于硅层或者半导体层所使用的术语“层”可以在本文中被用于意指布置在任何类型的载体或者工件之上(例如，直接在其上)的层。

关于提供载体(例如，衬底、晶片或者半导体工件)上或其中的至少一个的结构(或者结构元件)的“横向”延伸或者“横向地”靠近所使用的术语“横向”可以在本文中被用于意指沿着载体的表面的延伸或者位置关系。这意指载体表面(例如，衬底表面、晶片表面或者工件表面)可以用作参考，通常被称为主要处理表面。而且，关于结构(或者结构元件)的“宽度”所使用的术语“宽度”可以在本文中被用于意指结构的横向延伸。而且，关于结构(或者结构元件)的“高度”所使用的术语“高度”可以在本文中被用于意指沿着垂直于载体表面(例如，垂直于载体的主要处理表面)的方向的结构的延伸。关于层的“厚度”所使用的术语“厚度”可以在本文中被用于意指垂直于在其上沉积层的支持(材料或者材料结构)表面的层的空间延伸。如果支持表面平行于载体表面(例如平行于主要处理表面)，则沉积在支持表面上的层的“厚度”可以与层的高度相同。而且，“垂直”结构可以被称为在垂直于横向(例如，垂直于载体的主要处理表面)的方向上延伸的结构并且“垂直”延伸可以被称为沿着垂直于横向的方向的延伸(例如，垂直于载体的主要处理表面的延伸)。

半导体处理中的各种常用的等离子体过程可以包括所谓的原位等离子体，其生成在待处理的晶片或者任何其他载体的周围中的处理区域中。原位等离子体包含大量的带电离子。即使设定电浮动，可以经受原位等离子体的晶片可以形成原位等离子体的存在中的基本偏 置，使得带电离子可以向晶片加速并且撞击到晶片中。这些加速离子(具有例如高动能)可以引起晶片(例如，硅晶片或者硅层的表面区域)的晶体结构中的动量传递的离子损伤，其可以防止使高质量介电层生长在晶片上。各种实施例可以与以下发现相关：使用用于蚀刻晶片或者层的表面的原位等离子体可以不允许例如由于原位等离子体蚀刻期间的离子轰击，利用高质量界面将介电层直接形成在蚀刻晶片或者层上。

高质量电介质可以在现代功率半导体器件中起到主导作用。其可以例如用作控制MOS沟道中的场效应的薄栅介电层和用作用于边缘终止的介电层。出于该目的，可以使用基于硅或者碳基的材料。这些包括例如二氧化硅(SiO₂)、氮化硅(Si₃N₄)或者像氮氧化硅(SiO_xN_y)的混合物，其通常通过热氧化或者经由低压化学气相沉积(LPCVD)炉过程生长。因此，用于形成高质量电介质的常规使用的过程可能需要例如大于大约1000℃的高温。

可以优选地通过物理气相沉积(PVD)过程或者通过离子增强化学气相沉积(PECVD)过程沉积如例如类金刚石碳(DLC)的碳基的介电材料。通常，如例如CH₄、SiH₄或者包含化合物的其他氢的气体前驱体可以被用于通过PECVD过程生长介电层。因此，包含非晶层的氢可以被形成为介电层，包括例如非晶含氢碳(a-C：H)或者包含非晶含氢碳(a-Si，C：H)的硅。而且，基于硅的PECVD层可以用作介电层，包括含氢非晶硅(a-Si:H)或者含氢和含氮非晶硅(a-Si:N:H)或者由含氢非晶硅(a-Si:H)或者含氢和含氮非晶硅(a-Si:N:H)组成。而且，可以使用介电层，包括含氢和含氧非晶硅(a-Si O:H)，其中，例如SiH₄组合NH₃和/或O₂可以用作用于沉积的前驱体气体，或者其中，如例如六甲基二硅醚(HMDSO)的含氧、含碳和/或含硅化合物可以用作用于沉积的前驱体。

用于沉积介电层的物理气相沉积可以包括磁控溅射，例如利用直流电的反应磁控溅射、脉冲DC和RF(射频)等离子体激发，其中，较少或者甚至没有氢可以并入到沉积层中。而且，高电离溅射(HIS) 可以被用于沉积介电层。

备选地，可以通过反应磁控溅射或者PECVD沉积碳氮化物(例如，a-Si,C,N:H)。在这种情况下，取决于使用的前驱体的化学物质，可以将氢并入到沉积介电层中。

已查明，氢可以具有关于介电材料中的层结构和电荷态的基本影响。一般而言，氢可能导致非晶层结构中的自由价的显著饱和度。在针对电子部件的新概念的形成中，介电层可以优选地提供有关于高电场强度高阻、低电荷和鲁棒的电场强度。

另一方面可以是优选地介电材料层与半导体衬底或者半导体层之间的无缺陷界面的形成。热生长氧化物可以是常规地基于硅的半导体器件中的关键组分。可以在热生长期间将硅晶片或者硅层的包含缺陷的表面区域转换为二氧化硅，并且同时，可以在来自硅晶片或者硅层的二氧化硅的热生长期间实现游离硅化合价的足够的饱和度，使得表面态(所谓的“塔姆”态)在很大程度上中和由平移对称的破坏引起。

根据各种实施例，可以提供具有半导体材料的高质量界面的高质量介电层，其中，可以通过沉积过程形成介电层。换句话说，与热生长过程相反，介电层可以直接形成在半导体晶片表面或者半导体层表面上，其中，晶片或者层的半导体材料变换为相应的氧化物。

根据各种实施例，必须做出仔细调节以确保足够低的界面态密度(在文献中，界面态密度(还被称为表面态密度或者界面/表面处的态密度)可以利用术语D_st缩写，其中，可以关于容积态密度使用术语DOS)包括半导体晶片或者半导体层的适合的预条件和半导体晶片或者半导体层上的介电层的原位沉积，例如如果使用半导体材料，例如像碳化硅(SiC)或者砷化镓(GaN)的宽带隙材料，其中，热氧化不能或者仅以有限的方式执行或者在这种情况下，其中，由于过程序列中的其他原因，不能执行用于热氧化的所要求的高温过程。

如果硅可以用作半导体材料，或者换句话说，如果硅晶片的表面(或者在硅层的类似中)应当覆盖有高质量介电层，则预条件可以被 用于根据各种实施例，将自然氧化物从硅晶片移除并且移除硅单晶或者单晶硅中的缺陷。可以通过利用优选地低离子能量使用反应氟等离子体执行预条件。如果等离子体功率被选择为高，硅晶体可以以由氧化物/硅蚀刻过程所引起的晶格损伤的形式损伤。根据各种实施例，低氧化物/硅蚀刻速率可以被设定为保持技术可达到的范围中的处理时间。根据各种实施例，在使用含卤蚀刻等离子体(例如，远程蚀刻等离子体)的半导体表面区域的预条件期间的蚀刻速率可以在大约0.05nm/s至大约5.0nm/s的范围内，例如从大约0.2nm/s至大约0.6nm/s的范围内。根据各种实施例，在使用含卤蚀刻等离子体(例如，远程蚀刻等离子体)的硅表面区域的预条件期间的蚀刻速率可以在从大约0.05nm/s至大约5.0nm/s的范围内，例如在从大约0.2nm/s到大约0.6nm/s的范围内。

根据各种实施例，远程等离子体源(RPS)可以被用于生成待蚀刻的衬底(例如，晶元)的位置处的处理气体的等离子体(例如，含卤处理气体，例如含氟处理气体)。可以例如在处理室外部例如在用于将介电材料原位沉积在衬底(例如，晶片)之上的处理室外部生成远程等离子体。

根据各种实施例，用于处理硅衬底的方法可以包括使用通过耦合到处理室的远程等离子体源在处理室的处理区域中提供的蚀刻等离子体预处理硅衬底或者硅层的至少一个表面，其中，从含卤(例如，氟)气体生成蚀刻等离子体。

根据各种实施例，溅射/蚀刻平台可以被用于处理晶片、衬底或者层，如本文所描述的。作为示例，可以利用所谓的MK-II室中的应用材料溅射/蚀刻平台。

根据各种实施例，远程等离子体源的等离子体功率可以适于提供半导体层(例如，硅晶片)的表面的适合的预条件(还被称为预处理)。可以在从大约10W至大约10000W的范围内、例如在从大约100W至大约2000W的范围内(例如大约1000W)中提供远程等离子体功率。根据各种实施例，所使用的等离子体功率可以是仅所使用的远程等离 子体源的最大发生器功率的百分比。而且，到远程等离子体源的含卤气体的气流可以适于提供半导体层的表面的适合的预条件。根据各种实施例，含卤气体(例如，NF₃)的气流可以小于大约100sccm或者小于大约50sccm，例如在从1sccm至大约100sccm的范围内，例如在从大约1sccm至大约50sccm的范围内，例如在从大约1sccm至大约10sccm的范围内。而且，处理室中的气压可以适于提供半导体层的表面的适合的预条件。根据各种实施例，在预条件期间(或者换句话说，在RPS过程期间，如本文所描述的)，处理室中的气压可以小于大约200Torr，例如在大约1mTorr至大约200Torr的范围内。而且，根据各种实施例，可以通过使用惰性气体例如氦或者氩稀释含卤气体。惰性气体的气体流速可以大于含卤气体的气体流速。惰性气体的气体流速可以在从大约5sccm至大约3000sccm的范围内，例如在从大约1000sccm至大约3000sccm的范围内。然而，还可以在不使用惰性气体的情况下执行RPS过程。而且，根据各种实施例，半导体层或者半导体衬底的表面可以暴露于远程等离子体的蚀刻时间可以在从大约1s至大约300s的范围内，例如在从大约10s至大约100s的范围内。

根据各种实施例，如果衬底是硅衬底或者如果层是硅层，则在预条件期间可以移除小于10nm二氧化硅，例如小于7nm，例如6nm。根据各种实施例，如果硅衬底的表面处的硅或者如果硅层的表面损伤，则可以移除损伤的硅，例如可以移除高达100nm硅。

根据各种实施例，用于处理硅衬底的方法可以包括将介电层直接沉积在预条件衬底或者层的至少一个表面上，如本文所描述的。根据各种实施例，处理室可以完全阳极氧化使得由像铝和/或镁(例如，从室壁所移除的)的元件对预条件衬底的污染保持低。备选地，如果处理室的室壁未阳极氧化，则其可以通过厚陶瓷环等等覆盖，使得等离子体可以不攻击室壁。

在常用的等离子体蚀刻过程中，可以在衬底与处理室的室壁之间提供原位等离子体，其中，蚀刻过程可以被配置为硬蚀刻(包括例如 在蚀刻期间对衬底的离子轰击)，其中，衬底是所谓的热电极。

如果用于原位等离子体处理的处理室将不包括保护层，则包括例如铝和淋喷头的室壁将由原位等离子体攻击并且经处理的衬底(例如，晶片)将由从室壁所移除的铝(或者另一金属)污染。

根据各种实施例，由于高真空的中断将导致衬底或者层上的自然氧化物层的立即生长，因而可以以与衬底或者层的预条件非常相同的处理室执行介电材料(例如，a-Si,C:H)的沉积。在处理期间真空的破坏(或者换句话说，预条件衬底或者层对空气或者更特别地对氧气的暴露)将导致经处理的半导体(功率)器件的电气参数中的波动。

出于该原因，可以对非常相同的处理室(原位)执行预条件之后适配的介电材料的沉积，其中，预条件衬底或者层在预条件之后不经受空气(在没有室中的高真空的中断的情况下)。

可以不针对沉积过程设计商业上所提供的蚀刻室的几何形状，因此，沉积过程的控制中的折衷必须接受，或者备选地，蚀刻室必须适配。

使用原位等离子体可以不允许最佳预条件，因为原位等离子体使得衬底或者层的离子轰击。甚至在具有低离子能量的经优化的条件下，离子轰击可以损伤半导体晶体。这导致与热氧化过程相比较半导体晶体上的介电层的沉积之后更高的界面态密度。

因此，可以提供半导体衬底的间接预条件，其不组合半导体衬底之上的层的原位沉积损伤半导体衬底。

而且，存在针对介电层的技术适当的沉积的附加要求，如例如大约400℃的沉积温度和针对长运行时间的沉积的所优化的处理室，其提供足够的吞吐量并且其可以继承在所建立的设备中。

根据各种实施例，对于沉积来自系统Si-O、Si-N、Si-O-N、Si-C等等的介电材料而言，可以使用包括针对所谓的软过程的相同大小的平行电容器板的处理室。在软沉积期间，衬底(例如，晶片)可以在冷电极上以防止离子损伤。在该类型的处理室中，前驱体化学物质和电容器板的可调节的间隔可以是待控制的过程参数。因此，该类型的 处理室关于所沉积的介电层的质量和衬底(例如，晶片)的最小可能损伤可以是理想的。

然而，为了促进具有最小态密度的半导体材料的适合的界面清洁，必须在常规使用的室类型中取得新过程技术路径。

典型的沉积室中的原位NF₃/He等离子体过程可以导致这样处理的晶片上的非常高的Al和Mg浓度。如已经描述的，这可能起因于布置在常规地包括铝合金的处理室中的一个或多个淋喷头的蚀刻攻击。这样的处理室的其他部分可以由陶瓷材料制成并且因此关于NF₃/He等离子体放电可以是惰性的。对于过程相关的原因而言，可以通过包括Al₂O₃的薄阳极氧化保护淋喷头；然而，阳极氧化的淋喷头的运行时间可以限于几百个小时。与在体积操作期间淋喷头的有限寿命有关的革新与否则沉积室的几万个小时的长运行时间冲突。因此，用于从衬底(例如，晶片)移除例如自然氧化物和损伤的半导体材料的原位等离子体过程对于这样的类型的沉积室而言可以是不切实际的。

根据各种实施例，可以利用耦合到远程等离子体源(RPS)的沉积室。远程等离子体源可以是例如针对相应的处理室的升级套件。常规地，远程等离子体源可以仅被用于在实际沉积步骤之后清洁处理室，例如以从处理室的壁移除介电材料的不期望的沉积。

根据各种实施例，远程等离子体源可以被用于预条件半导体衬底(例如，半导体晶片)，如本文所描述的。该类型的离子源允许在没有自由基对衬底的基本动量传递的情况下预条件，因为自由基可以在没有归因于等离子体中的自调节DC偏置的其他通常加速的情况下通过扩散仅到达衬底。

然而，针对预条件的远程等离子体源的有益使用需要过程程序中的修改，如本文所描述的。

针对室清洁过程所使用的过程程序可以包括初始阶段，其中，使用纯氩等离子体，跟随有清洁阶段，其中，附加地将大量的NF₃添加在大约1000sccm的范围内。在关闭阶段期间，再次移除NF₃部分。 目的在于，在实际室清洁步骤中，将大量的氟自由基引入处理室中并且在淋喷头之上引导，其中，仅通过蚀刻剂移除不期望的介电材料。

各种实施例涉及以下发现：远程等离子体源可以被用于半导体衬底的原位预条件，其中，适配的过程程序是基于包括耦合到沉积室的远程等离子体源的硬件来使用的。

目标可以是使用具有缺少离子损伤的RPS过程确保适合的界面(如之前所描述的)作为针对在沉积介电材料之前的界面优化的优点。

在没有常规地使用的RPS室清洁过程的修改的情况下，半导体衬底将在处理期间毁坏。常规地使用的RPS过程将导致纯硅表面处的未受控制的高蚀刻速率，使得在这样的过程之后，处理室将污染并且新建立将是必要的。因此，使用常规地建立的RPS室清洁过程的直接晶片处理不是有效的或者甚至不可能的。

根据各种实施例，与RPS室清洁过程相比较，含卤气体(例如NF₃)的气体流速可以减少至少一个数量级，例如到大约1sccm至大约100sccm的范围内的气体流速。如已经描述的，如例如压力、稀释和处理时间的附加过程参数可以适于确保(例如硅)晶片的表面(或者表面区域)处的缺陷的缺少。除缺陷的缺少外，可以通过适配过程参数优化界面的质量。应证明，与常规地使用的过程相比较，具有VLD-DLC边缘终止的高压分量的泄漏电流可以减少至少两倍。

根据各种实施例，远程等离子体源(RPS)(还被称为远程离子源)可以被用于与用于将介电材料(例如以层或者薄膜的形式)直接沉积在预条件半导体表面上的PVD或者CVD过程组合的半导体表面的原位预条件，其中，介电材料可以是基于硅或者碳基的或者可以包括其他电绝缘或者半绝缘材料。而且，可以提供针对包括粉末自由基的极大稀释的RPS预条件的参数空间，其中，通过可以通过使用惰性气体例如Ar、He、Ne等等执行稀释。预条件的半导体晶体的晶体损伤可以减少到最小值，因为蚀刻速率减少并且由于提供远程于衬底的等离子体，可以避免具有高能离子的衬底的离子轰击(与具有衬底上 的DC偏置的反应离子蚀刻相反)。因此，界面态密度可以减少，其可以具有对电子部件或者电子器件的泄漏电流和场效应行为的积极影响。

PECVD过程中的一个或多个含氢前驱体气体的使用可以对于介电材料的沉积是有益的，因为氢支持自由价的饱和度以及因此散装材料中和界面处二者的态密度的减少。因此，界面态密度可以减少到小于大约2·10¹³cm^-2eV^-1的值以及小于大约4000cm/s的对应的表面重新组合速度s₀。

根据各种实施例，RPS可以与来自AMAT(应用材料)的所谓的MKII处理工具、来自琴图拉和生产商或者否则来自其他工具供应商的所谓的CxZ处理工具。另外，RPS优选地针对介电沉积也可以原则上与PVD处理工具组合。而且，如本文所描述的，RPS预条件可以使用例如正硅酸乙酯(TEOS)和臭氧与亚大气化学气相沉积(SA-CVD)。

根据各种实施例，在沉积过程期间处理室中的压力可以例如适于所利用的处理工具、沉积工程的类型和/或待沉积的材料。根据各种实施例，从大约1mTorr至大约100mTorr的范围内的压力可以被用于高密度等离子体(HDP)沉积。根据各种实施例，从大约1Torr至大约30Torr的范围内的压力可以与典型的电容耦合的沉积室组合使用。而且，从大约1Torr至大约200Torr的范围内的压力可以与SA-CVD过程组合使用。如本文所描述的，针对RPS预条件所使用的条件(例如，压力)可以独立地选自在RPS预条件之后针对介电材料的沉积的沉积条件。

图1图示了根据各种实施例的示意性流程图中的用于处理半导体层的方法100。半导体层可以例如是布置在任何适合的载体上(例如，在晶片上等等)的外延生长和/或单晶半导体层，或者半导体层可以是单晶半导体载体(例如，晶片等等)的一部分。

根据各种实施例，方法100可以包括：在110中,生成远程等离子体源的等离子体室中的蚀刻等离子体，其中，远程等离子体源的等离 子体室耦合到用于处理半导体层的处理室；在120中，将蚀刻等离子体引入处理室以移除来自半导体层的表面的自然氧化层和至多是可忽略的数量的半导体层的半导体材料；并且随后，在130中，将介电层直接沉积在半导体层的表面上。

根据各种实施例，自然氧化层可以在方法100的步骤110之前形成以保护半导体层的表面，或者自然氧化层可以由于使半导体层暴露于空气或者更特别地氧气而生长在半导体层上。根据各种实施例，自然氧化层可以被用于通过半导体层的表面区域化学地转换为自然氧化层，移除来自半导体层的表面的小损伤。

根据各种实施例，移除至多是可忽略的数量的半导体材料可以包括其中不移除半导体层的半导体材料的情况。根据各种实施例，移除至多是可忽略的数量的半导体层的半导体材料可以包括移除至多单晶半导体层的数个原子层，例如多达大约100个原子层(例如1至100个原子层)、例如多达大约50个原子层(例如1至500个原子层)、例如多达10个原子层(例如1至10个原子层)、例如多达5个原子层(例如1至5个原子层)。而且，移除至多是可忽略的数量的半导体层的半导体材料可以包括移除在厚度方向(例如，垂直于晶片的主要处理表面的方向)上的半导体层的半导体材料的大约30nm，例如大约1nm至30nm。

图2图示了根据各种实施例的用于处理示意性流程图中的硅衬底的方法200。硅衬底可以是例如单晶硅衬底(例如，晶片或者任何其他类型的单晶硅载体)。

方法200可以包括：在210中，将硅衬底带入处理室的处理区域中；在220中，提供处理区域中的真空；在230中，使用通过耦合到处理室的远程等离子体源在处理区域中所提供的蚀刻等离子体预处理硅衬底的至少一个表面，其中，从含氟气体生成蚀刻等离子体；并且随后，在240中，通过气相沉积将介电层直接沉积在硅衬底的至少一个表面上，其中，在处理区域中执行气相沉积；并且，在250中，从处理室取出硅衬底。

根据各种实施例，方法200可以包括原位预处理(还被称为预条件)并且在非常相同的处理区域中将介电层直接地沉积在预处理的硅衬底的表面上。根据各种实施例，预处理硅衬底的至少一个表面可以包括从硅衬底的至少一个表面完整地移除氧化层(例如，自然氧化层)。根据各种实施例，处置硅衬底的至少一个表面还可以包括移除硅衬底的表面区域(例如，大约1nm至大约30nm厚表面区域)。

图3示出了根据各种实施例的示意性剖视图中的处理设备300。根据各种实施例，可以对处理设备300进行配置，使得可以执行以下中的至少一个：用于处理半导体层的方法100、用于处理硅衬底的方法200或者用于处理硅层的方法。

根据各种实施例，处理设备300可以包括处理室302。处理室302可以是真空室，例如PVD室或者CVD室(例如，PECVD室)。根据各种实施例，处理室302可以包括覆盖处理室302的内壁的保护层(例如Al2O3或者任何其他适合的陶瓷)。

根据各种实施例，处理设备300可以包括用于将介电层沉积在衬底320之上的沉积装置308。可以在处理室302的处理区域311中执行沉积。根据各种实施例，处理设备300可以包括用于执行PECVD过程的等离子体生成系统(例如包括相同大小的两个平行电容器板)或者任何其他等离子体辅助沉积过程，或者换句话说，处理设备300的沉积装置308可以被配置为执行PECVD过程。

根据各种实施例，处理设备300可以包括布置在处理室302中的衬底保持器304(例如，晶片吸盘或者任何其他类型的适合的衬底保持器)。根据各种实施例，衬底保持器304可以电气耦合到电力发电机以向衬底320施加DC偏置或者任何其他类型的电流或者电压例如以用于沉积介电层。

根据各种实施例，远程等离子体源306可以经由入口306i耦合到处理室302。根据各种实施例，可以在远程等离子体源306的等离子体室306c中生成等离子体。而且，可以对远程等离子体源306、入口306i和处理室302进行配置，使得在远程等离子体源306的等离子体 室306c中所生成的等离子体可以扩散(或者流动)到处理室302的内部的处理区域311中。

根据各种实施例，可以对远程等离子体源306进行配置，使得可以将基本上仅自由基引入处理室302的处理区域311中。换句话说，远程等离子体源306可以包括离子滤波器或者中和器。

根据各种实施例，气体供应(未图示)可以耦合到远程等离子体源306以将含卤气体引入到可以激发等离子体的远程等离子体源306的等离子体室306c。而且，前驱体供应(未图示)可以耦合到处理室302以引入例如针对可以在处理室302的处理区域311中执行的PECVD沉积过程的前驱体气体。

根据各种实施例，可以从提供给远程等离子体源306的等离子体室c的含卤气体在远程等离子体源306的等离子体室306c中生成蚀刻等离子体，所述含卤气体具有小于100sccm的气体流速，例如小于75sccm、例如小于50sccm、例如小于45sccm、例如小于40sccm、例如小于35sccm、例如小于30sccm、例如小于25sccm、例如小于20sccm、例如小于15sccm、例如小于10sccm、例如小于7sccm。然而，气体流速可以大于大约0.1sccm，例如大于大约0.5sccm、例如大于大约1sccm、例如大于大约2sccm、例如大于大约3sccm。

根据各种实施例，至少一个真空泵可以耦合到处理室302以疏散处理室302。换句话说，可以在处理室302的处理区域311中提供允许PVD或者CVD过程的真空条件。

图4图示了根据各种实施例的示意性流程图中的用于处理硅层的方法400。硅层可以是例如单晶硅衬底的一部分(例如，单晶硅晶片或者任何其他类型的单晶硅载体的一部分)。

根据各种实施例，方法400可以包括：在410中，使硅层的至少一个表面暴露于由远程等离子体源所提供的蚀刻等离子体，其中，在远程于含氟气体的等离子体源中生成蚀刻等离子体；并且随后，在420中，将介电层直接地沉积在硅层的至少一个表面上。

图5图示了示意性剖视图中的电子设备500。电子设备500可以 包括直接地覆盖有(例如，与其直接接触)介电层504的半导体衬底502或者半导体层502。如本文所描述的，在半导体衬底502或者半导体层502的半导体材料与介电层504的介电材料之间提供高质量界面503i。

根据各种实施例，电子设备500可以包括：硅层502，其中，硅层的至少一个表面502a没有自然氧化物；和直接地布置在硅层502的至少一个表面502s上的介电层504，其中，介电层504包括氢(例如，由于介电层可以由相应的PVD过程或者CVD过程沉积)，并且其中，在硅层502与具有小于大约2·10¹³cm^-2eV^-1的界面态密度的介电层504之间提供界面503i。这等价于小于大约4000cm/s的表面重新组合速度s₀。

根据各种实施例，可以通过化学气相沉积(CVD)或者物理气相沉积(PVD)之一沉积介电层504。

根据各种实施例，可以通过等离子体增强化学气相沉积(PECVD)沉积介电层504。可以使用含氢前驱体例如甲烷或者硅酮中的至少一个通过化学气相沉积(例如，PECVD)沉积介电层504。备选地，可以通过溅射沉积或者任何其他适合的气相沉积过程沉积介电层504。

根据各种实施例，介电层504可以包括以下中的至少一个：碳基的介电材料(例如类金刚石碳、非晶碳、氢化的非晶碳等等)或者基于硅的介电材料(例如，非晶硅、二氧化硅、氮化硅等等)。介电层504可以包括碳基/硅的介电材料，例如通过以下公式所描述的化合物：Si_xC_1-x:H或者Si_xC_1-x:H，其中，x是0与1之前的数字，或者其中，x是0(例如针对a-C:H)或者其中，x是1(例如，针对a-Si:H)。

根据各种实施例，半导体层502可以包括硅。半导体层502可以是硅晶片或者硅晶片的一部分。

根据各种实施例，介电层504可以包括非晶碳，例如类金刚石碳、例如氢化的非晶碳、例如硅掺杂氢化的非晶碳。根据各种实施例，硅掺杂氢化的非晶碳可以包括50％至80％以及因此20％至50％硅(以原子百分数或者摩尔百分数所测量的)。

根据各种实施例，介电层504可以包括二氧化硅，例如含氢二氧化硅(SiO₂:H)。

如本文所描述的，导纳谱可以被用于表征半导体衬底502或者半导体层502与介电层504之间的界面503i处的电子态密度(D_st)。在这种情况下，在电压依赖型或者频率依赖型中的至少一个处测量金属绝缘体半导体电容(所谓的MIS电容)的电容C和电导G。复数电导纳Y的定义内容如下：

Y＝G+iωC (1)；

其中，ω(等于2π·f)是角频率，f是频率，并且i是虚数单位。可以通过将直流(DC)偏置(换句话说，DC电压)与以恒定或者可变频率的交流电压(AC)信号叠加执行测量。可以从所观察的谐振确定界面态密度(D_st)。在这，通常可以使用包括若干元件的等效电路图(与电阻器和电容器的简单并联连接对比)描述对足够地总导纳的各种影响因素的物理性质。

在以下中，详细例示两个典型的情况。第一情况针对具有可以特别地在较高地电场强度E处显露的特定数量的电导。这可以是针对具有基于经由深陷阱状态的场辅助隧道的导电机制的非晶层的特点。对应的电流密度j_PF可以满足普尔-弗伦克尔法则(Poole-Frenkel-Law)，其中，特定电导σ随着电场强度E的平方根指数地增加；

$j_{PF}=\mathrm{\σ}\·E\·\exp \left(\frac{q\·\sqrt{\frac{qE}{{\mathrm{\ϵ\ϵ}}_0\mathrm{\π}}}}{kT}\right)---\left(2\right);$

其中，q是元电荷，k是玻尔兹曼常量，并且T是绝对温度(以开尔文(Kelvin)为单位)。相反，低电场强度的非晶层的基极电导σ₀可以包括DC部分和AC部分。DC部分σ_dc可以通过靠近费米能级的俘获状态之间的电荷载子的生子辅助隧道引起(还被称为变程跳跃)。AC部分σ_ac可以通过迁移率隙中的局域态对之间的谐振隧道引起。可以通过幂次法则描述电导的AC部分，使得总而言之以下保持：

σ₀＝σ_dc+σ_ac＝σ_dc+const·ω^s (3)；

其中，此处针对碳基的电介质(例如DLC)的指数的值s可以是大约0.6。电导的AC部分可以关于来自大约1kHz的频率的DC部分占优势。由于有限电阻所引起的动态损耗，因而这样的介电材料还可以被称为有耗介质。

在第二示例中，在没有散装材料中的欧姆电阻的情况下，假定理想的介电材料，因为这样的话，例如针对MOS结构中的足够厚的栅氧化层。

在这两种情况下，根据所测量的导纳确定界面态密度(D_st)可以是基本的。结合表面态的采集剖面，界面态密度定义关于表面生成的MIS结构或者MOS结构的行为(换句话说，由生成所引起的泄漏电流)和阈值电压。

图6图示了示意性剖视图中的金属绝缘体半导体(MIS)测试结构(图6的左侧)连同对应的等效电路(图6的右侧)。MIS测试结构600可以是由金属层602(还被称为第一金属接触602)、电绝缘层604(例如介电层)和半导体层606形成的MIS电容器。第二金属接触608可以例如经由包括高度掺杂半导体材料的夹层610电气连接到半导体层606以提供欧姆接触。根据各种实施例，介电层604可以包括类金刚石碳(DLC)或者可以由类金刚石碳(DLC)组成。半导体层606可以包括硅例如p型掺杂硅或者n型掺杂硅或者可以由硅例如p型掺杂硅或者n型掺杂硅组成。根据各种实施例，夹层610可以包括硅例如p型掺杂硅或者n型掺杂硅或者可以由硅例如p型掺杂硅或者n型掺杂硅组成，其中，夹层610可以具有与半导体层606相同的掺杂类型但是比半导体层606更高的掺杂度。

根据各种实施例，如图6中所图示的，垂直MIS测试结构600可以包括DLC层并且可以被用于测量和/或确定导纳行为。

一般而言，根据各种实施例，图6中所图示的设置可以被用于测量和/或确定MIS结构600的界面特点。在一个示例性实施例中，可以使用使用各种预条件直接沉积在半导体606上的300nm厚DLC层604。在一个示例性实施例中，使用电阻率为大约8Ωcm的p型掺杂 硅晶片。为了为背面金属化提供欧姆接触608，可以例如通过离子注入(例如硼注入)和扩散提供高度p型掺杂边界层610。DLC散装材料604像通过介电电容C_B表征的理想导纳行为：

$C_B=\frac{{\mathrm{\ϵ}}_r\·{\mathrm{\ϵ}}_0}{d}---\left(4\right);$

和并联电阻R_B：

R_B＝ρ·d (5)。

物理量C_B和R_B二者每单位面积(换句话说，特定区域)标出尺寸并且可以归一化例如到1cm²的剖面。在等式4和5中，C_B是介电电容，ε_r是相对电容率并且ε₀是绝对电容率(还被称为相对介电常数和绝对介电常数)，d是厚度，R_B是体电阻并且ρ是DLC层604的电阻率(或者一般而言MIS结构的介电层604)。DLC层604的ε_r的典型值可以在从大约4至大约6的范围内。针对C_B和R_B的该值导致正向偏置下的累积的情况(还被称为正向电流)。在反向偏置下的耗尽的情况下(还被称为阻塞方向)，可以类似于导致针对导纳的附加贡献的肖特基势垒形成势垒。可以使用与具有二极管700s的体导纳700b的串联连接的等效电路描述该行为，例如，如图7中所图示的。虽然二极管700s(除阈值电压外)未出现在正向(累积)上，但是二极管700s导致反向(耗尽)上的附加电容CS(还被称为耗尽层电容)与并联电阻RS(表示关于肖特基势垒的泄漏电流)。

如图7中所图示的，在(通过图7的左侧的累积所表示的)正向上和(通过图7的右侧的耗尽所表示的)反向上的等效电路中，元件C_S和R_S二者导致与DLC体串联的附加导纳项。

图8图示了根据各种实施例的示意性剖视图(与垂直测试结构600类似，如图6中所图示的)中的横向配置中的金属绝缘体半导体(MIS)测试结构800。

横向MIS测试结构800可以是由金属层802(还被称为第一金属接触802)、电绝缘层804(例如介电层)和半导体层806形成的MIS电容器。第二金属接触808可以例如经由包括高度掺杂半导体材料的夹层810电气连接到半导体层806以提供欧姆接触。根据各种实施例， 介电层804可以包括类金刚石碳(DLC)或者可以由类金刚石碳(DLC)组成。半导体层806可以包括硅例如p型掺杂硅或者n型掺杂硅或者可以由硅例如p型掺杂硅或者n型掺杂硅组成。根据各种实施例，夹层810可以包括硅例如p型掺杂硅或者n型掺杂硅或者可以由硅p型掺杂硅或者n型掺杂硅组成，其中，夹层810可以具有相同掺杂类型但是比半导体层806更高的掺杂度。可以在载体812中提供半导体层806和夹层810，其中，载体可以具有与半导体层806和夹层810相反的掺杂类型。

考虑反向的等效电路，从导纳的实部确定总电导G并且从导纳的虚部确定总电容C以：

$C=\frac{{R_S}^2{C}_S+{R_B}^2{C}_B+{\mathrm{\ω}}^2{R_S}^2{R_B}^2{C}_S{C}_B\·(C_S+C_B)}{{(R_S+R_B)}^2+{\mathrm{\ω}}^2{R_S}^2{R_B}^2\·{(C_S+C_B)}^2}---\left(6\right)$

和

$G=\frac{R_S+R_B+{\mathrm{\ω}}^2{R}_S{R}_B.(R_S{C_S}^2+R_B{C_B}^2)}{{(R_S+R_B)}^2+{\mathrm{\ω}}^2{R_S}^2{R_B}^2\·{(C_S+C_B)}^2}---\left(7\right).$

对于低频率ω而言，总电导G和总电容C近似以下值：

$C(\mathrm{\ω}\→0)=\frac{{R_S}^2{C}_S+{R_B}^2{C}_B}{{(R_S+R_B)}^2}---\left(8\right)$

和

$G(\mathrm{\ω}\→0)=\frac{1}{R_S+R_B}---\left(9\right).$

电导G向在低频率的极限情况中(在所谓的NF情况中)的空间电荷层和DLC体的串联电阻的静态倒数值近似。

另一方面，对于高频率ω而言，总电导G和总电容C近似以下值：

$C(\mathrm{\ω}\→\mathrm{\∞})=\frac{C_S{C}_B}{C_S+C_B}---\left(10\right)$

和

$G(\mathrm{\ω}\→\mathrm{\∞})=\frac{R_S{C_S}^2+R_B{C_B}^2}{R_S{R}_B\·{(C_S+C_B)}^2}---\left(11\right).$

因此，高频率测量结果可以被用于确定势垒层的电容C_S。

图9图示了MIS结构600、800的电流密度vs.电压特性900(的 绝对值)(所谓的包括电流密度的绝对值的I-V曲线)，如例如图6或者图8中所图示的。如已经描述的，在该示例中，DLC层可以是300nm厚，其中，DLC层可以沉积在具有大约8Ωcm的电阻率的p型掺杂硅晶片上。

首先，图9图示了作为针对相应地在DLC沉积之前已经执行的两个不同的原位预条件900a、900b的金属绝缘体半导体测试结构600、800的电压900x的函数的电流密度900y的绝对值。包括偏置辅助反应离子蚀刻的常规等离子体过程被用于第一样本#1(比较测量结果曲线900a)以移除氧化物残渣和用于蚀刻硅表面(其用作DLC层的界面)，其中，通过使用远程等离子体清洁针对第二样本#2(比较测量结果曲线900b)完全地避免硅表面(其用作DLC层的界面)的离子轰击，如本文所描述的。根据各种实施例，较低的电子界面态可以由于远程等离子体清洁而形成，如图9中所图示的，其与常规地使用的等离子体清洁过程相比较导致泄漏电流减少两倍。

如图10中所图示的，可以从在图9中所图示的电流-电压特性900确定电阻特性1000。可以从作为施加到MIS结构600、800的电压1000x的函数的I-V曲线900a、900b确定所得的电阻1000y。极性与施加到MIS结构600、800的欧姆接触608、808的电压有关。

虽然正向的电流增加遵循普尔-弗伦克尔-法则(比较等式1)，但是存在反向的阻断电压的饱和度行为，其中，在这种情况下，可以通过表面态处的生成限定饱和度行为的水平。

对于理想肖特基接触而言，反向电流(还被称为阻塞电流)指数地取决于势垒高度Φ_B，以及：

$j_S=A*T^2\·\exp (-\frac{{\mathrm{q\Φ}}_B}{kT})---\left(12\right),$

其中，A*是所谓的里查逊(Richardson)常量，其中，针对A*的值是大约120A/cm²K²。

通过变化掺杂度和通过势垒层容量C_S的对应的测量结果在分离的测试序列中确定DLC-Si-过渡的势垒高度Φ_B。针对p型掺杂硅的势垒高度Φ_B是大约1.01eV并且针对n型掺杂硅的势垒高度Φ_B是大约 0.13eV。对于p型掺杂样本而言，可以期望大约1.4·10^-10A/cm²的泄漏电流(比较等式10)。

由于实验中的所测量的反向电流高五个数量级，因而其可以基本上归因于表面生成(至少针对p型掺杂硅衬底)。

在界面的完全耗尽的情况下，生成电流密度可以导致：

j_gen＝q·s₀·n_i (13),

以及针对耗尽界面的表面重新组合速度的基本定义：

$s_0\≡\frac{\mathrm{\π}}{2}{\mathrm{\σ}}_S{v}_{th}\·{\mathrm{kTD}}_{ST}---\left(14\right).$

关于等式13和14，σ_s是表面态的采集剖面，v_th是热速度，并且D_st是表面态密度(还被称为表面态的密度)。大约7150cm/s的表面重新组合速度s0和大约3.5·10¹³cm^-2eV^-1的表面态密度D_st针对饱和度电流密度的所测量值与样本#1相对应(比较图9)，其中，大约3680cm/s的表面重新组合速度s₀和大约1.8·10¹³cm^-2eV^-1的表面态密度D_st与样本#2相对应。为此，假定针对大约5·10^-16cm²的表面态的典型的采集剖面σ_s。

与基于热氧化层的MOS界面相比较，样本#1的表面态密度是比较高的。根据各种实施例，使用如针对样本#2所执行的远程等离子体预条件示出对于所沉积的介电层(例如PECVD沉积的DLC层)而言，态密度可以通过预条件和沉积过程的细心协调以至少到达高质量MOS界面的附近。高质量MOS界面的表面重新组合速度可以在大约几十至几百里面每秒的范围内。

在以下中，将理解到，在该边界条件下，导纳测量结果可以被用于测量表面态密度。如图9和图10中所图示的，体电阻R_B可以主导总电阻直到电流到达反向偏置下肖特基结的饱和电平。从此处，可以在空间电荷区域的串联电阻上对进一步的电压降落进行整流，并且R_S随着增加反向电压而连续地增加。因此，总电阻是通过局部最小值来表征的。在目前边界条件下，存在大约(在数量级中)1MΩcm²的值，其中，R_S近似等于R_B。

在低频率所测量的导纳的电导中反映该行为。对于该测量结果 而言，根据各种实施例，可以使用LCR-Meter HP 4284A，其包括从大约20Hz至大约1MHz的频率范围。优选地，低频率测量结果可以允许到达等式9的有效性的范围并且进一步抑制测量结果中的电导率(比较等式3)的AC部分，其与静态测量结果相比较使体电阻值失真。

图11和图12相应地图示了在MIS结构600、800上执行的导纳测量，如已经描述的，其中，在图11中绘制意指电容C的虚部，并且其中，在图12中绘制意指电导G的实部。

从而，根据电压1100x、1200x，针对样本#1(1100a，1200a)、#2(1100b，1200b)二者图示在大约20Hz的频率处所测量的针对C(1100y)和G(1200y)的值。在累积的情况下，介电电容C_B是大约1.6·10^-8F/cm²。根据等式4，这与大约300nm的DLC层厚度和大约5.5的ε_r相对应。根据等式8，在耗尽的情况下，总电容C由于(利用增加的电压)减少空间电荷层电容C_S而减少。

该降落(利用减少的电压1100x、1200x)随后针对样本#1发生，其指示较高的表面态密度对针对耗尽的开始的阈值电压的影响。电导G的行为与静态测量的电阻的期望(比较等式9)倒数行为相对应。在图12中反映图10中的电阻的局部最小值作为电导中的局部最大值。

为了调查研究，对于可以假定NF情况的频率和因此对于等式8和9有效的频率而言，实验地获得值经受模型计算。由实验所得的进一步的值是C_B＝1.6·10^-8F/cm²和C_S＝8·10^-9F/cm²。

图13和图14相应地图示了在针对根据等式6和7的三个不同的测量频率(针对1300c、1400c的20Hz)的电阻R_S(1300x、1400x)的变化下电容1300y和电导1400y的行为。

图13图示了基于针对从先前测量结果所确定的边界条件的R_S的变化的等式6的所计算的C行为。虚线表示根据等式8的NF情况。

图14图示了根据等式7的对应的G行为。虚线表示根据等式9的NF情况。

针对相应地100kHz、1kHz和20Hz的测量频率计算针对C行为和G行为的值。如所图示的，针对所有三种情况中的低R_F值(累积)的介电电容结果的值和介电电容的值针对较高的R_S值向根据等式10的高频率值近似，实际上针对较高的频率更快。而且，图示了针对非常低频率处的高R_S值结果的NF情况。针对20Hz测量结果实现NF情况，如可以从随着减少的测量频率向根据等式8的NF值增加电容可见。类似地，附加谐振期望用于高频处的电导，其在势垒层电阻RS到达大约R_S≈1/ωC_B的值的情况下上升。可以仅在低于大约20Hz的频率处(换句话说，在所谓的NF情况中)完全地抑制该附加谐振。特别地，反向电压整流到R_S(通过电导中的降落所表征的)区段可以针对20Hz测量结果良好地近似。

因此，在相反极性中在20Hz处所测量的G₀的最大值可以被用于确定反向电流密度(比较图12)。连同该点处的电压值U₀，其是：

j_gen≈G₀·U₀ (14)

从而，所获得的值匹配从静态测量结果所获得的反向电流密度。

图15图示了根据各种实施例的例如在大于大约1000V的操作电压处工作的高压分量1500(还被称为高压电子设备或者功率设备)的剖视图，其中，高压分量1500包括VLD边缘终止(VLD，横向掺杂变化)。高压分量1500的结构可以与MIS测试结构600、800的结构类似，如本文所描述的。更特别地，图形化高压分量1500(例如DLC层1504和钝化层1534)并且电气接触经图形化的高压分量1500可以允许提供横向MIS测试结构800，如本文所描述的。

根据各种实施例，高压分量1500可以包括具有VLD区域1506(换句话说，半导体层1506)的半导体载体1512、耦合到VLD区域1506的欧姆接触。VLD区域1506可以至少部分覆盖(例如完全覆盖)有介电层1504。高压分量1500还可以包括例如可选地布置在介电层1504之上的钝化层1534。

根据各种实施例，欧姆接触可以包括夹层1510，其包括高度掺杂半导体材料和金属接触1508(例如，阳极)以向VLD区域1506 提供欧姆接触。根据各种实施例，介电层1504可以包括类金刚石碳(DLC)或者可以由类金刚石碳(DLC)组成。半导体层1506可以包括硅例如p型掺杂硅或者n型掺杂硅或者可以由硅例如p型掺杂硅或者n型掺杂硅组成。根据各种实施例，夹层1510可以具有比半导体层1506更高的掺杂度。载体1512可以包括与半导体层1506和夹层1510相反的掺杂类型。

而且，高压分量1500可以包括发射器和/或场停止层1524和高压分量1500的背面处的阴极1522。根据各种实施例，高压分量1500可以被配置为晶体管，例如绝缘栅双极性晶体管(IGBT)。根据各种实施例，发射器和/或场停止层1524可以包括例如与载体1512相同掺杂类型的高度掺杂硅。而且，高压分量1500可以包括沟道停止区域1526，其包括例如与载体1512相同掺杂类型的高度掺杂硅。

如可以例如在具有包括DLC钝化层的VLD边缘终止的高压设备(或者高压分量)处所测量的，可以将从MIS测试结构600、800的测量结果所获得的反向电流密度转换为反向电流值，如本文所描述的。大约2mm的边缘宽度对于6.5kV设备可以是必要的，其中，大约1.25mm涉及在其上空间电荷区域在施加反向电压的情况中的表面处延伸的VLD区域1506的宽度。

由于非晶DLC-Si-过渡(其起因于肖特基势垒，如本文所描述的)的接触电势，正电荷密度形成在4·10¹¹元电荷/cm²的范围内的界面1503i处，其导致向表面的n型掺杂基极区域1512中的空间电荷区域边界的退化形式。因此，空间电荷区域在实际上VLD区域1506的末尾处的半导体表面处结束。在图16中图示了在大约7580V的突破电压处计算电势分布的数值模拟1600的结果(其考虑这一点)。

还考虑芯片的大小，例如大约1cm²，大约0.5cm²的面积可以由于全反向电压处的半导体表面处的耗尽区。因此，可以期望到达参考图9所讨论的反向电流密度的值的一半的反向电流。

图17图示了针对不同预条件(针对常规地使用的等离子体处置的曲线1701a、1701b和针对远程等离子体处置的曲线1702a、1702b) 的室温处例如20℃处(曲线1701a、1702a)和125℃处(曲线1701b、1702b)处的6.5kV IGBT的反向特性测量结果1700。

室温处的值与根据评估的期望值相对应。相同内容适于125℃处的测量结果，其更清楚地示出了效应并且强调通过在制造期间使用RPS预清洁在较高的操作温度处的泄漏电流的减少的电势。而且，反向(阻塞)电压由于低泄漏电流而增加，由于较低的反向(阻塞)功率耗散引起热漂移的延迟的开始，其中，热漂移可以由晶片的有限冷却引起。

在以下中，参考MOS容量，可以描述第二实施例。

图18图示了根据各种实施例的用于测量MOS结构的导纳(图18的左侧)和对应的等效电路(图18的右侧)的示意性设置。

说明性地，类似地本文所描述的MIS测试结构600、800、金属氧化物半导体(MOS)测试结构1800例如MOS电容器可以被用于测量和/或确定介电层的导纳。

根据各种实施例，MOS测试结构1800可以包括金属层1802(还被称为第一金属接触1802)、电绝缘层1804(例如介电氧化层)和半导体层1806。第二金属接触1808可以例如经由包括高度掺杂半导体材料的夹层1810电气连接到半导体层1806以提供欧姆接触。根据各种实施例，介电层1804可以包括二氧化硅(SiO_x，例如SiO₂)或者可以由二氧化硅(SiO_x，例如SiO₂)组成。半导体层1806可以包括硅例如p型掺杂硅或者n型掺杂硅或者可以由硅例如p型掺杂硅或者n型掺杂硅组成。根据各种实施例，夹层1810可以包括硅例如p型掺杂硅或者n型掺杂硅或者可以由硅p型掺杂硅或者n型掺杂硅组成，其中，夹层1810可以具有相同掺杂类型但是比半导体层1806更高的掺杂度。

在这种情况下，使用仅具有电容性体行为1800a的理想的介电材料(例如，二氧化硅，SiO_x以及x大约2)。可以通过并联耦合到耗尽容量1800c的至少一个RC元件1800b描述界面态。MOS界面的该描述回到Nicollian和Goetzberger。图18中所图示的等效电路可以导 致针对总导纳的以下关系：

$C=\frac{C_{Ox}\·(C_D+C_S)\·(C_{Ox}+C_D+C_S)+{\mathrm{\ω}}^2{R}^2{C_S}^2{C}_{Ox}{C}_D\·(C_{Ox}+C_D)}{{(C_{Ox}+C_D+C_S)}^2+{\mathrm{\ω}}^2{R}^2{C_S}^2\·{(C_{Ox}+C_D)}^2}---\left(15\right)$

和

对于较高的频率而言，C和G向以下值近似：

$C(\mathrm{\ω}\→\mathrm{\∞})=\frac{C_{Ox}\·C_D}{(C_{Ox}+C_D)}---\left(17\right)$

和

$G(\mathrm{\ω}\→\∞)=\frac{{C_{\mathrm{Ox}}}^2}{{R\·(C_{\mathrm{Ox}}+C_D)}^2}---\left(18\right).$

另一方面，对于低频率而言，C和G向以下值近似：

$C(\mathrm{\ω}\→0)=\frac{C_{Ox}\·(C_D+C_S)}{(C_{Ox}+C_D+C_S)}---\left(19\right)$

和

G(ω→0)＝0 (20)。

在减去串联阻抗C_OX之后，或者在C_OX→∞情况中，最后，结果：

$C=C_D+\frac{C_S}{{\mathrm{\ω}}^2{C_S}^2{R}^2+1}---\left(21\right)$

和

图19和图20相应地图示了根据各种实施例的在大约100Hz的测量频率处在如图18中所图示的MOS测量结构1800上所测量的C和G的所确定的所测量值。在具有大约8Ωcm的特定电阻的p型掺杂硅晶片上形成所测量的MOS测试结构1800。在这种情况下，介电材料包括已经通过热氧化生长的53nm厚氧化层。此处，过程可以被用于制造与针对MOS设备中的栅氧化层的常规地使用的制造过程相对应的MOS测试结构1800。钛接触可以被用于电气接触氧化层，其中，钛接触提供有大约1mm的直径。MOS测试结构1800的背面与 铝金属化电气接触。

图19图示了包括所测量的容量曲线(通过正方形所表示的)的MOS容量和根据针对低频极限的理论(所谓的NF情况(通过实线所表示的))的期望容量曲线的测量结果1900。

图20图示了包括作为施加电压2000x的函数的电导2000y的MOS容量的测量结果2000。通过反向所热生成的少数电荷载子可以对NF情况中的信号有贡献(与高频测量结果相比较)。这意指ω^-1大于针对生成重新组合速率的特定时间常量。

这通常在等于或者小于100Hz情况的频率处。在这种情况下，基于归因于Si/SiO₂界面处的带弯曲的强反向的开始，利用电子渐增地占据导电带。

电子提供与栅电极上的电荷相反的电荷，使得在电容到最大耗尽层宽度的初始降落之后，总电容再次基于反向电压的进一步增加而上升，并且到达通过氧化层电容C_OX所预先确定的值，如在累积情况中：

$C_{Ox}=\frac{{\mathrm{\ϵ}}_{Ox}\·{\mathrm{\ϵ}}_0}{d}---\left(23\right),$

其中，值ε_Ox＝4和53nm的氧化层的厚度，存在氧化层电容COx＝6,7·10^-8F/cm²，其与所测量的电容的最大值相对应。

与理论预测相比较，所测量的电容曲线在穿过最小值时是更宽的(比较图19)这可以由界面电荷的影响引起，其还对从耗尽到累积的电荷处的电导中的谐振有贡献。因此，针对累积的阈值电压偏移1901大约0.8V的ΔU。

在反转操作期间在图12中所图示的电导背景归因于针对增加的反向(阻塞)电压将增加的少数电荷载子的生成/重新组合贡献。阈值电压的偏移与根据MOS理论的大约3.5·10¹¹电荷/cm²的界面电荷密度N_SS相对应并且根据以下导致：

$C_S=\frac{{\mathrm{qN}}_{SS}}{\mathrm{\Δ}U}---\left(24\right)$

大约7·10^-8F/cm²的界面电容C_S和宽度：

$D_{ST}=\frac{C_S}{q^2}---\left(25\right)$

最后大约4.4·10¹¹cm^-2eV^-1的界面态密度D_st。

根据Nicollian和Goetzberger的模型，可以在减去串联阻抗之后从电导直接确定(例如，计算)界面态密度D_st。这可以通过到阻抗平面中的变换、对串联阻抗1/ωC_Ox的减去和到导纳平面中的逆变换执行。然后，C和G仅包括可以通过等式21和22表示的项。在这种情况下，G在没有耗尽电容的情况下仅包括界面R和CS的特性，使得CS立即起因于G/ω绘图的谐振。

根据等式22，G/ω具有以下情况中的最大值：

ω·R·C_S＝1 (26)。

该情况导致：

$\frac{G}{\mathrm{\ω}}{|}_{max}=\frac{C_S}{2}---\left(27\right).$

该程序还可以被称为电导方法并且根据模型计算针对本情况更详细地解释。

值C_Ox＝6,7·10^-8F/cm²可以从测量结果已知，并且导致强反转的情况中的最大耗尽层宽度的耗尽电容C_D可以针对根据给定针对大约1,5·10^-8F/cm²的值的MOS理论的8Ωcm p型掺杂衬底计算。如果使用针对大约7·10-8F/cm2的CS的所估计的值，则可以从谐振条件确定R(比较等式26)。可以在来自等式15和16的这些边界条件下确定并且根据频率2100x绘制图21中所图示的电容和电导。而且，图21还包括在没有C_Ox的情况下起因于等式21和22的行为。在与从计算所获得的相同数量级的大约100Hz的频率处测量电导。比较还示出了氧化层容量C_Ox导致针对界面项的电导和电容的(频率依赖的)阻尼。

图22图示了根据各种实施例的在有和没有氧化层容量C_Ox的MOS容量的G/ω绘图。针对图21中所图示的电导绘图2100的电导值在图22中图示了G/ω绘图2200，其中，相应的最大值可以与界面态密度相对应。

在该测量结果中，在这些边界条件下，由于阻尼，因而可以期望大约40％的最大值的减少。使用针对大约1.1·10^-5(Ωcm²)^-1的所测量的值并且应用归因于阻尼的校正，校正导致针对大约2.7·10^-5(Ωcm²)^-1的G_max的最大值。从等式27结果，大约5.4·10¹¹cm^-2eV^-1的态密度DST，其中，所评价的态密度适于可以从阈值电压的偏移1901估计的值。

可以从针对热氧化硅表面的等式13和14计算大约110cm/s的表面重新组合速度以及大约10^-7A/cm²的生成电流密度j_gen。这些值特别地对样本#1低于针对DLC-Si界面所获得值超过一个数量级，其示出了针对通过避免半导体的表面处的静态损伤的改进的潜在性。

除可以通过远程等离子体源所执行的预清洁外，如之前所描述的，可以例如使用PECVD执行介电材料的软沉积。如已经描述的，软沉积过程可以被配置为避免离子到半导体晶体的高动量传递。

而且，例如使用PECVD对介电材料的沉积可以被配置为将起因于所使用的前驱体材料的氢引入层和界面中，其中，在这种情况下，自由价可以与热氧化过程类似是饱和的。特别地，CH₄可以用作用于沉积包括硅和碳例如a-Si,C:H的非晶介电层的前驱体材料，因为该前驱体包括sp³-杂化碳并且在易失性碳氢化合物中间具有氢与碳的最高比例。因此，将CH4用作碳和氢源，可以将密集和硬a-Si,C:H层沉积在PECVD反应器类型中，如本文所描述的(比较例如图3)。然而，将其他前驱体材料用作例如C₂H₄或者C₂H₂，可以将较大数量的SiH和CH物质并入层中。特别地，如果使用包括n成键贡献的前驱体材料，则更多n电子将存在于沉积层中。

图23图示了根据各种实施例的a-Si,C:H层的红外光谱2300。红外光谱包括对应的氢相关的吸收带。一般而言，红外光谱法可以适合于将热生长介电材料例如常规地生长二氧化硅与PECVD生长的二氧化硅进行区分。

根据各种实施例，可以通过将氦添加到处理气体混合物向热生长氧化物优化等离子体氧化物的化学计量学。图24图示了根据各种 实施例的归因于在硅氧化层的PECVD沉积期间使用氦(在真空百分比2400中所绘制的)的硅氧化层的化学计量学(由Si-O-Si伸缩频率2400y所表示的)化学计量学的变型。然而，利用等离子体辅助沉积氧化物(还被称为等离子体氧化物)不可以到达针对热生长氧化物可以观察的大约1080cm^-1的Si-O-Si伸缩频率的典型位置2411。而且，可以针对利用N₂O/SiH₄的处理气体混合物(还被称为前驱体材料)沉积的PECVD-硅酮-氧化物观察对于SiNH典型的大约3445cm-1的值的吸收带。一般而言，使用光谱学可以允许标识被用于基于例如IR光谱学和拉曼光谱学形成介电层的沉积过程的类型。

根据各种实施例，常规半导体技术PECVD室可以与原位远程等离子体预条件或者预清洁组合以形成高质量半导体/介电界面。

基本上，高分辨透射电子显微镜(HRTEM)可以被用于调查研究介电(例如，所沉积的二氧化硅、所沉积的非晶硅、所沉积的非晶碳等等)与半导体(例如硅)之间的界面。如本文所描述的，例如在未使用预条件的情况下，常规地生长的PECVD氧化物可以具有硅介电界面处的自然氧化物。

根据各种实施例，半导体衬底与PECVD生长的介电质之间的这样的自然氧化物的缺乏可以指向根据各种实施例的预条件，如本文所描述的。

可以通过IR光谱学或者拉曼光谱学检测介电质和所使用的制造方法的类型。可以经由HRTEM检测半导体介电界面处的氧化物的存在。

而且，电子部件或者包括例如边缘终止中的低掺杂p区、例如横向掺杂(VLD)的变型、结终端扩展(JTE)或者减少的表面场(RESURF)的电子设备可以被修改(例如通过在介电/钝化层之上形成金属接触，比较图8和15)为提供用于表征界面的横向测试结构，如本文所描述的。这可以允许针对容易地处理的电子设备或者电子部件的半导体/介电界面的表征。

根据各种实施例，可以通过方法100、200、400形成包括例如 具有低掺杂区域的边缘终止例如横向掺杂(VLD)边缘终止的变型、结终端扩展(JTE)边缘终止或者减少表面场(RESURF)边缘终止的电子设备。

根据各种实施例，一种用于处理半导体层的方法可以包括：在远程等离子体源的等离子体室中生成蚀刻等离子体，其中，远程等离子体源的等离子体室耦合到处理室以用于处理半导体层；将蚀刻等离子体引入处理室中以移除来自半导体层表面的自然氧化层和至多是可忽略的移除的半导体层的半导体材料；并且随后，将介电层直接沉积在半导体层的表面上。类似地，根据各种实施例，一种用于处理半导体晶片的方法可以包括：在远程等离子体源的等离子体室中生成蚀刻等离子体，其中，远程等离子体源的等离子体室耦合到处理室以用于处理半导体晶片；将蚀刻等离子体引入处理室中以移除来自半导体晶片的表面的自然氧化层和至多是可忽略的移除的半导体晶片的半导体材料；并且，随后，将介电层直接沉积在半导体晶片的表面上。

根据各种实施例，一种用于处理半导体层的方法可以包括：在远程等离子体源的等离子体室中生成蚀刻等离子体，其中，远程等离子体源的等离子体室耦合到处理室以用于处理半导体层；将蚀刻等离子体引入处理室中以移除来自半导体层的表面的自然氧化层和至多是可忽略的数量的半导体层的半导体材料；并且随后，将介电层直接沉积在半导体层的表面上。

根据各种实施例，可以通过化学气相沉积或者物理气相沉积之一沉积介电层。换句话说，与热生长介电层相对比，介电层可以是沉积的介电层。

根据各种实施例，可以通过等离子体增强化学气相沉积(PECVD)沉积介电层。

根据各种实施例，可以使用含氢前驱体通过化学气相沉积沉积介电层。根据各种实施例，可以使用甲烷和/或硅酮作为前驱体通过化学气相沉积沉积介电层。

根据各种实施例，可以通过溅射沉积沉积介电层。

根据各种实施例，介电层可以包括碳基的介电材料或者基于硅的介电材料中的至少一个。

根据各种实施例，可以从以小于100sccm的气体流速提供给远程等离子体源的等离子体室的含卤气体在远程等离子体源的等离子体室中生成蚀刻等离子体。单位sccm(每分钟标准立方厘米)可以是指针对温度T和压力p的标准条件，以及T＝0℃并且p＝1013.25hPa。

根据各种实施例，半导体层可以包括硅并且含卤气体可以包括氟。根据各种实施例，半导体层可以是硅晶片并且含卤气体可以是NF₃。根据各种实施例，可以利用惰性气体将含卤气体稀释。

根据各种实施例，一种用于处理硅衬底的方法可以包括：将硅衬底带入处理室的处理区域中；提供处理区域中的真空；使用通过耦合到处理室的远程等离子体源在处理区域中所提供的蚀刻等离子体预处理硅衬底的至少一个表面，其中，从含氟气体生成蚀刻等离子体；并且随后，通过气相沉积将介电层直接沉积硅衬底的至少一个表面上，其中，在处理区域中执行气相沉积；并且，从处理室取出硅衬底。

根据各种实施例，处理室可以是或者可以包括等离子体处理室，例如PECVD处理室(还被称为PECVD反应器)。

根据各种实施例，可以将含氟气体以小于100sccm的气体流速提供给远程等离子体源。根据各种实施例，可以将含氟气体以大约5sccm的气体流速提供给远程等离子体源。根据各种实施例，可以将含氟气体以从大约1sccm至大约100sccm的范围内的气体流速提供给远程等离子体源。根据各种实施例，可以将含氟气体以从大约1sccm至大约50sccm的范围内的气体流速提供给远程等离子体源。

根据各种实施例，预处理硅衬底的至少一个表面可以包括从硅衬底的至少一个表面完全地移除自然氧化物。

根据各种实施例，可以在真空条件下执行预处理硅衬底的至少一个表面和/或沉积介电层，使得硅衬底的至少一个表面在预处理介电层之后和在沉积介电层之前保持没有自然氧化物。根据各种实施例，真空条件可以包括小于大约100mbar的总压力。

根据各种实施例，可以在惰性气氛中执行预处理硅衬底的至少一个表面和/或沉积介电层，使得硅衬底的至少一个表面在预处理介电层之后和在沉积介电层之前保持没有自然氧化物。可以在疏散处理区域以移除空气特别地移除氧气之后提供惰性气氛。

根据各种实施例，在预处理硅衬底的至少一个表面和/或沉积介电层期间，处理室中的气压可以小于大约300Torr，例如在从大约1mTorr至大约300Torr的范围内、例如在从大约1mTorr至大约200Torr的范围内。

根据各种实施例，可以利用惰性气体将含卤(例如氟)气体稀释到包含小于大约含卤(例如氟)气体的大约1％摩尔百分比的气体混合物。根据各种实施例，可以利用惰性气体将含卤(例如氟)气体稀释到包含超过惰性气体的大约99％摩尔百分比的气体混合物。根据各种实施例，惰性气体可以包括氮、氩、氦或者任何其他惰性气体或者可以由氮、氩、氦或者任何其他惰性气体组成。

根据各种实施例，含卤(例如氟)气体可以在从大约1/1000(其可以是指惰性气体的大约99.9％摩尔百分比)至大约1/100(其可以是指惰性气体的大约99.0％摩尔百分比)的范围例如在从大约1/700(其可以是指惰性气体的大约99.85摩尔百分比)至大约1/200(其可以是指惰性气体的大约99.5摩尔百分比)的范围内稀释。

根据各种实施例，沉积介电层可以包括沉积非晶碳。根据各种实施例，沉积介电层可以包括通过PECVD沉积非晶碳。

根据各种实施例，沉积介电层可以包括沉积二氧化硅。根据各种实施例，沉积介电层可以包括通过PECVD沉积二氧化硅。

根据各种实施例，沉积介电层可以包括在沉积介电层之前和/或期间将含氢气体引入处理区域中。

根据各种实施例，沉积介电层可以包括沉积类金刚石碳。根据各种实施例，沉积介电层可以包括沉积类金刚石碳。根据各种实施例，沉积介电层可以包括通过PECVD沉积类金刚石碳。

根据各种实施例，沉积介电层可以包括沉积氢化的非晶碳。根 据各种实施例，沉积介电层可以包括通过PECVD沉积氢化的非晶碳。

根据各种实施例，沉积介电层可以包括沉积硅掺杂氢化的非晶碳。根据各种实施例，沉积介电层可以包括通过PECVD沉积硅掺杂氢化的非晶碳。

根据各种实施例，沉积介电层可以包括沉积包括硅和碳的非晶层。根据各种实施例，沉积介电层可以包括通过PECVD沉积包括硅和碳的非晶层。

根据各种实施例，用于处理硅层的方法可以包括：使硅层的至少一个表面暴露于由远程等离子体源所提供的蚀刻等离子体，其中，在远程于含氟气体的等离子体源中生成蚀刻等离子体；并且随后，将介电层直接地沉积在硅层的至少一个表面上。

根据各种实施例，用于处理硅层的方法可以包括：在远程等离子体源的等离子体室中生成蚀刻等离子体，其中，远程等离子体源的等离子体室耦合到处理室以用于处理半导体层；将蚀刻等离子体引入处理室中以移除来自硅层硅表面的自然氧化层和至多是可忽略的移除硅层的硅；并且随后，将介电层直接沉积在硅层的至少一个表面上。

根据各种实施例，至多是可忽略的移除硅层的硅可以包括其中不移除硅层的硅的情况。根据各种实施例，至多是可忽略的移除硅层的硅可以包括移除至多单晶硅层的数个原子层，例如多达大约100个原子层(例如1至100个原子层)、例如多达大约50个原子层(例如1至500个原子层)、例如多达10个原子层(例如1至10个原子层)、例如多达5个原子层(例如1至5个原子层)。而且，至多是可忽略的移除硅层的硅可以包括移除在厚度方向(例如，垂直于晶片的主要处理表面的方向)上的硅层的硅的大约30nm，例如大约1nm至30nm。

根据各种实施例，电子设备可以包括：硅层，其中，硅层的至少一个表面没有自然氧化物；直接地布置在硅层的至少一个表面上的介电层，其中，介电层可以包括氢，并且其中，在硅层与具有小于大约2·10¹³cm^-2eV^-1的界面态密度的介电层之间提供界面。

虽然已经参考特定实施例特别地示出和描述本发明，但是本领域的技术人员应当理解，在不脱离如随附的权利要求书所限定的本发明的精神和范围的情况下，可以在其中做出形式和细节的各种改变。因此，本发明的范围由随附的权利要求书指示并且因此旨在包含落在权利要求书的等价方案的意义和范围内的所有改变。