用于制造适于制造SOI衬底的半导体晶片的方法以及由此获得的SOI衬底晶片与流程

本发明涉及电子领域，更确切地涉及允许制造电子电路、特别是专用于射频应用的电子电路的半导体衬底的领域。

具体地，本发明的实现方法和实施例涉及一种用于制造绝缘体上硅(SOI)结构的方法以及这样的结构。

背景技术：

SOI衬底通常包括位于埋置绝缘层(通常是氧化硅)的顶部上的半导体膜(或顶部半导体层)，埋置绝缘层通常由首字母缩写BOX(代表埋置氧化物)表示，其本身位于载体衬底(例如，块材衬底)的顶部上。

高性能射频(RF)集成电路通常在称为高电阻率(HR)p型掺杂半导体衬底(即，具有通常>1千欧·厘米的电阻率的衬底)上制造，以便限制衬底中的损耗以及相邻组件之间由于传导而引起的串扰。

此外，使用绝缘体上硅(SOI)HR衬底是常见的。形成在顶部半导体层中和上的无源或有源组件然后由埋置氧化物层与块材衬底绝缘。

然而，已经注意到，虽然使用这种衬底减少与衬底有关的损耗，但不完全防止损耗。具体地，静止的正电荷由于该氧化物层的制造工艺而不可避免地存在于BOX中。所述电荷是衬底中能够形成传导通道的移动电荷(电子)在BOX附近累积的原因。由此，即使使用HR衬底，衬底中的寄生表面传导也会因为涡电流而导致焦耳损耗。

此外，绝缘硅/BOX/衬底堆叠相当于金属氧化物半导体(MOS)电容器。大致上，与该MOS电容器关联的反型层的厚度被认为与衬底的掺杂浓度的平方根成反比地变化。因此，将理解，在衬底为HR衬底(即，弱掺杂)时，该厚度相应地更大。该电容器的电容具有由施加于形成在绝缘硅薄膜中或上的组件的电势来调制的性质。该被调制的寄生电容是以对集成电路的RF组件不利的方式影响这些组件的谐波失真和串扰的原因。这种失真具体可以由三阶截点(缩写为TOIP或IP3)法来量化。

为了减轻该影响，已知使用更复杂的载体衬底结构，包含分离载体衬底的单晶部分与BOX以便在BOX附近创建能够捕获自由载子的高密度表面态的特定区域。由表面态进行的自由载子的该捕获大大减轻寄生表面传导的影响。此外，这引起衬底/BOX界面处的半导体中的费米能级的钉扎，从而使得寄生MOS电容器的电容很大程度上独立于施加于形成在BOX上方、与BOX相对的组件的电势，由此限制谐波失真。这种衬底被定性为“富陷阱的”。

文献SOI technology:An Opportunity for RF Designers,Journal of30 Telecommunications and Information Technology,2009年4月描述了一种用于在SOI衬底的BOX下方形成富陷阱层的特别有效的方法，该方法包括以下步骤：形成载体衬底，载体衬底包括在载体衬底的单晶部分与BOX之间插入的多晶硅层。具体地，多晶硅的晶界处的晶体结构中的不连续充当电荷陷阱。这种层可以通过用低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)的方式在形成BOX之前在单晶衬底上沉积多晶硅或非晶硅层来形成，该沉积操作后面跟着是稳定化和/或再结晶退火。为了确保真正获得多晶层而不是从单晶衬底简单的外延，需要在沉积硅之前在单晶衬底上形成阻止外延生长的界面层。为此，由化学氧化或热氧化获得的、厚度上小于1nm的氧化硅层是足够的。

为了增大陷阱的密度，期望增大多晶硅/BOX界面处的晶界的密度(即，期望减小该界面处的晶粒的平均宽度)。不幸的是，发明人已经观察到，由CVD获得的多晶硅的生长为“发散”的伪柱型(即，晶粒具有大致在层的底部与顶部之间变宽的倒锥形状)。因此，晶粒的平均宽度在多晶硅层的顶部处(即，在多晶硅/BOX界面处)最大，因此，此界面处每单位面积的陷阱的密度不是最优的。

然而，为了确保将载体衬底的单晶部分与BOX以及在位于BOX的顶部上的薄层上制造的组件分离足够大的距离，多晶硅层在厚度上必须为至少1000nm至5000nm，并且因此，多晶硅/BOX界面处的多晶硅晶粒的平均宽度然后大约为200nm至1000nm。对于90nm或65nm技术或更低的RF组件，这因此意味着具有BOX的界面处的多晶硅晶粒的平均宽度大于BOX上方的基本晶体管的横向维度。由此，根据BOX上方的组件、例如晶体管的位置，所述组件将随机与单个晶粒或多个晶粒垂直。因为晶体管下方的陷阱的密度取决于其相对于晶粒的位置，所以这引起晶体管电参数的分散。

发明人已经观察到，由非晶硅层的受控再结晶形成多晶硅层基本上不减小多晶硅/BOX界面处的多晶硅的晶粒的平均尺寸。具体地，充分稳定多层衬底并使其足够热机械稳定以能够用作用于制造集成电路的起始衬底需要最小的热预算。该热预算引起晶粒尺寸等于或大于通过直接在块材衬底上沉积多晶硅层获得的晶粒尺寸的多晶硅层。

因此，需要一种用于制造纠正上述缺点中的全部或一些的SOI衬底的方法。

技术实现要素：

根据一个实现方法和实施例，提供了一种用于制造SOI的方法，特别是允许改进电绝缘层(BOX)与SOI衬底的载体衬底之间的界面处的电荷的捕获。

根据一个方面，提供了一种用于制造绝缘体上硅衬底的方法，包括制造载体衬底和制造半导体膜，半导体膜位于埋置绝缘层的顶部上，埋置绝缘层本身位于载体衬底的顶部上。

根据这一方面，载体衬底的制造包括在半导体载体的一侧上制造位于所述半导体载体和所述埋置绝缘层之间并且包括至少一个初始结构的堆叠。

所述初始结构的制造依次包括以下步骤：

-在半导体载体的所述侧上制造多晶半导体的第一层；

-在所述第一层的顶侧上形成界面区域，所述界面区域具有不同于所述第一层的晶体结构的结构；以及

-在所述界面区域上制造多晶半导体的第二层。

因此，有利地，这些堆叠的界面区域和层从一个相同载体开始并且使用该载体(即从所述相同半导体载体开始并使用该半导体载体)而相继形成。

根据一个实现方法，界面区域的形成包括将第一层的顶侧暴露于氧化环境以便氧化所述顶侧。

作为变体，界面区域的形成包括使第一层的顶侧非晶化。

堆叠的制造还可以包括在所述第二层上制造至少一个附加结构，这包括制造由多晶半导体的新的层所跨过的新的界面区域，以便形成多晶半导体的多个层的堆叠，多晶半导体的多个层分别通过具有与多晶半导体的所述多个层的晶体结构不同的结构的界面区域分离。

根据一个实现方法，所述堆叠的多晶半导体的最后一层具有小于所述堆叠的多晶半导体的层的总厚度的20％的厚度。

根据另一方面，提供了一种绝缘体上硅衬底，包括半导体膜，其位于埋置绝缘层的顶部上，埋置绝缘层本身位于载体衬底的顶部上。

根据这一方面，载体衬底包括半导体载体和位于半导体载体的一侧和所述埋置绝缘层之间的堆叠。

所述堆叠包括至少一个初始结构，其包括：与半导体载体的所述侧接触的多晶半导体的第一层和多晶半导体的第二层，第二层通过具有与所述第一层的晶体结构不同的结构的界面区域与第一层分离。

第二层的厚度可以被包括在100nm和300nm之间。

根据一个实施例，衬底还可以包括在所述第二层上的至少一个附加结构，其包括由多晶半导体的新的层所跨过的新的界面区域，以便形成多晶半导体的多个层的堆叠，所述层分别通过具有与多晶半导体的所述层的晶体结构不同的结构的界面区域分离。

堆叠的多晶半导体的最后一层可以具有小于堆叠的多晶半导体的层的总厚度20％的厚度。

附图说明

本发明的特定方面将参照附图在阅读仅用示例的方式给出的以下描述时被更好的理解，附图中：

-图1至图4以及图6是在制造期间形成SOI衬底的载体衬底的半导体晶片的部分侧视图的简化图；以及

-图5是这种半导体晶片的变体实施例的侧视图的简化图。

当然，为了使附图更容易理解，已经示意性描绘所示出的各种元件(特别是组成半导体晶片的层)，并且这些各种元件的比例可以不同于它们的实际比例。

具体实施方式

下面的描述具体涉及用于制造形成SOI衬底的载体衬底的半导体晶片的方法以及特定变体实施例，并且描述了由这种晶片的结构产生的特定效果和优点。

为了不使读者混淆，仅将详细描述对于制造这种结构重要的步骤，应当理解，本领域技术人员将实施尤其与准备、清洗以及完工作业有关的常规工艺，其不必在这里详细描述。

方法开始于半导体基础衬底的准备，半导体基础衬底也称为晶片，诸如如图1所示。该载体1可以由任意半导体制造，特别是基于硅制造。由此，在描述的剩余部分中，基础半导体将被描述为硅，应当理解，硅可以用任意其他已知半导体(特别是锗或砷化镓)来替换。

这里所述实施例对于通常具有高于1千欧·厘米的电阻率的高电阻率半导体载体(即，具有较低掺杂的载体)是特别有利的。这种类型的衬底特别适于制造射频组件。

由此，在第一步骤中，准备衬底1的顶侧2，以便允许沉积多晶硅层。接着，如图2所图示，在半导体载体1的顶侧2上形成第一多晶硅层4。更确切地说，该第一层4由化学气相沉积技术沉积在载体1的顶侧2上，以便形成厚度e₄层4(厚度e₄沿垂直于两层之间的界面的方向来定义)，通常被包括在500纳米至5000纳米之间且优选地在1000纳米至2000纳米之间。可选地，在被沉积之后，第一层4可以经受适于其厚度和性质的热处理，以便通过使第一层4结晶来稳定其结构。由于衬底层1在这一沉积之前的表面精加工，硅原子组织成局部晶体布置，这提供发散伪柱结构，其中晶粒5、6为朝向顶部变宽的大致椎体形状，如图2示意性图示。热处理操作可以将晶粒或特定晶粒组修饰为更大尺寸的晶粒。

当然，可以采用其他沉积技术(例如，低压化学气相沉积(LPCVD)或更一般地允许制造多晶硅层的任意类型的已知沉积技术)来形成该第一层。

在图3中所图示的随后步骤中，可以进行表面处理，以创建上面将沉积新的多晶硅层的界面区域12。

具体地，将第一多晶硅层4的顶侧7划分为各属于单独晶粒的各种区域8、9，各区域具有规则晶体结构。直接沉积在该侧7上的硅会外延生长，由此继续基础层的晶粒的生长。然而，一个所陈述目的是增大晶粒之间的边界11的密度，并因此保持小晶粒。为了防止外延生长，第二步骤由在第一多晶硅层4的表面7上形成界面区域，从而允许在没有外延再生长且因此具有最多的单独晶粒的情况下来生长新的多晶硅层。

为此，可以采用各种技术。由此可以将第一多晶硅层4的顶侧7暴露于包括氧化剂的环境。该氧化可以简单地通过将在沉积第一多晶硅层4之后仍然足够热的晶片暴露于周围环境或包括一定百分比的氧气的受控环境来获得。自然氧化效应在多晶硅层4的表面7上创建大约纳米级的非常小的厚度e₁₂的层12，该层12具有不同于多晶硅晶粒的晶体结构的结构(当然，为了使得可以看见，夸大图3中所示的层的厚度e₁₂)。该氧化还可以经由受控热氧化(诸如快速热氧化(RTO)(即，在存在氧化气氛时，通过加热晶片通常至600℃至900℃之间来提高氧化率的氧化))来实现。

还可以通过以传统方式进行化学氧化处理来获得该氧化。

在制造界面区域12的其他可能方式中，可以提及用于注入非掺杂剂离子物质(诸如氩、锗或任意其他合适重离子)的操作。这种离子轰击允许至少部分非晶化多晶层4的表面7(即，允许破坏晶粒表面上的晶体布置)，从而使得可以在沉积新多晶硅层时避免外延生长。

在图4所图示的随后步骤中，在界面区域12上沉积第二层14的硅。该第二层14可以有利地以与针对层10描述的方式相同的方式来制造，由此允许制造厚度e₁₄的第二层14，e₁₄通常为大约数十纳米至数百纳米并且优选地在大约100nm至300nm之间。

因为层14如上所说明的生长在非晶或非结构化的界面区域上，所以第二多晶硅层的晶体不在第一层4的晶体上外延形成。换言之，第一层4的顶侧是非结构化的，因此第一层4的晶体不在第二层中延伸并扩大。由此，观察到在尺寸较小的多晶硅晶粒15、16出现在最靠近界面区域12的区域中。这引起位于单晶衬底层1上方的整个区域中的晶界(即，各种多晶硅晶粒之间的边界17)的每单位体积的浓度的整体增加。该每单位体积的晶界的高浓度允许电荷陷阱的密度在将位于BOX下方的区域中显著增加。这里将注意，界面12具有类似于前述界面2的功能。

在这一阶段，如图4所示，SOI衬底的载体衬底已经被形成，所述衬底包括半导体载体1和位于半导体载体1的侧2上的堆叠，并且如将参考图6所见，旨在位于载体的侧2与SOI衬底的埋置绝缘层(BOX)之间。

所述堆叠在这里包括初始结构，其包括与半导体载体的所述侧2接触的多晶半导体的第一层4以及多晶半导体的第二层14，所述第二层14由界面区域12与第一层分离，界面区域12具有与所述第一层的晶体结构不同的结构。

作为变体，如图5图示，可以重复在功能上类似于界面区域12的新的界面区域22上沉积另外的多晶硅层24的操作。

如在图5中可见，附加结构包括由新的多晶硅层24所跨过的新的界面区域22，这导致分别由界面区域12、22所分离的多晶半导体的多个层4、14、24的堆叠的形成，界面区域12、22具有与多晶半导体的所述层4、14、24的晶体结构不同的结构。

当然，如果期望进一步增大每单位体积晶界的浓度，则可以成倍增加所叠加多晶硅层的数量。将注意，由于多晶硅的倒锥形生长，所以这些多晶硅区域中的每一个的厚度越小，该层中晶界的密度就越大。

还可想到的是选择各个多晶硅层的各自的厚度，以确保每单位体积晶界的浓度根据距BOX的距离的预设变化。在一个优选实施例中，形成堆叠的最后一个多晶硅层的厚度小于多晶硅层的所述堆叠的总厚度的20％。

接着且如图6图示，由此获得的晶片(载体衬底)1、4、12、14可以通过着眼于制造包括位于埋置绝缘层(BOX)36的顶部上的半导体膜40的SOI衬底2”的已知技术而进行最后的加工。由此，具体地，因为厚多晶硅沉积物的粗糙度可以与用于键合绝缘硅膜的直接键合工艺不兼容，所以有利地将例如由化学机械抛光CMP来平面化这一堆叠。还可以用示例的方式来提及在最后一个特征多晶硅层14上制造氧化层36的可能性，该氧化层然后将由直接键合而被键合到将形成SOI衬底的薄层的单晶膜40。还可以使SOI衬底的绝缘层36(BOX)在单独晶片上制造，然后通过直接键合与薄单晶层键合到最后一个多晶硅层上制造的类似氧化层。用于完成SOI衬底的其他技术可以应用于上述基础结构(载体衬底)1、4、12、14，其包括上面堆叠至少两个多晶硅层的单晶衬底。

从上述将显而易见的是，如上所述制造的SOI衬底允许位于BOX下方的区域中的、单晶衬底中的寄生表面传导的效应被降低，包括在衬底为高电阻率衬底时。具体地，晶界的高浓度允许增大半导体的有效电阻率。此外，晶界的高浓度还允许限制由BOX和底层衬底创建的寄生电容器的电容相对于施加于SOI衬底上所形成的电子组件的偏压的潜在调制。以互补的方式，由于位于BOX下方的区域中晶粒的尺寸减小，所以存在于SOI衬底的薄层(半导体膜)中所制造的各种组件下方的晶粒的数量增加，并且从一个组件向另一个分散的风险受到限制。