半导体装置的形成方法与流程

本公开实施例涉及半导体装置与其形成方法。

背景技术：

随着半导体技术进展，对更高储存容量、更快处理系统、更高效能、与更低成本的需求也随之增加。为达上述需求，半导体产业持续缩小半导体装置的尺寸。半导体装置可为金属氧化物半导体场效晶体管(mosfet)如平面的mosfet与finfet。

尺寸缩小会增加半导体工艺的复杂度。

技术实现要素：

本公开一实施例提供的半导体装置的形成方法，包括：形成多个鳍状物于基板上；沉积栅极层于鳍状物上，且栅极层具有第一材料；沉积牺牲层于栅极层上，牺牲层具有第二材料，且第二材料不同于第一材料；以第一浆料或蚀刻品移除牺牲层的第一部分，且第一浆料与蚀刻品对第一材料与第二材料具有第一选择性；以第二浆料或蚀刻品移除栅极层的第一部分与牺牲层的第二部分以形成平坦化的栅极层，第二浆料或蚀刻品对第一材料与第二材料具有第二选择性，且第一选择性大于第二选择性。

附图说明

图1-图5是一些实施例中，半导体装置于工艺的多种阶段的附图。

图6是半导体装置的半成品的剖视图。

图7-图13是一些实施例中，半导体装置于工艺的多种阶段的附图。

图14是一些实施例中，半导体装置的制作方法的流程图。

其中，附图标记说明如下：

d1、d2、d3、d4、d5深度

d、h1、h2、h3、h4、t742、1154t厚度

h5、h6、h7、h8高度

s1、s2形貌高度

w1、w2、w3、w4、w5宽度

100半导体装置

102基板

102t、212t、216t、220t、224t、226t、336t、538t、742t*、1258t上表面

104a垫层

104b掩模层

106光致抗蚀剂层

108.1、108.2、108.3、108.4、108.5开口

210、214、218、222鳍状物区

210*finfet

212、212*、216、216*、220、220*、224、224*鳍状物

226、228、230、232、234沟槽

336sti区

538、538*多晶硅层

538**平坦化的多晶硅层

538p隆起区

538s、538s*、538s**、538s**、742s表面形貌

538v凹陷

640所需的平坦化的多晶硅表面高度

742牺牲盖层

742*平坦化的牺牲盖层部分

844复合表面

1046、1048、1050、1052栅极结构

1154间隔物

1156、1364界面

1258部分

1360源极区

1362漏极区

1400方法

1410、1420、1430、1440、1450、1460步骤

具体实施方式

下述内容提供的不同实施例或实例可实施本公开的不同结构。特定构件与排列的实施例是用以简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多种例子中可重复标号，但这些重复仅用以简化与清楚说明，不代表不同实施例及/或设置之间具有相同标号的单元之间具有相同的对应关系。

此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。

值得注意的是，下述内容提及的「一实施例」、「例示性实施例」、或类似叙述指的是可包含特定结构或特征的实施例，但每一实施例不必包含特定结构或特征。此外，这些用语所指的不一定是相同实施例。另一方面，当一实施例关于特定结构或特征时，本领域技术人员自可将此实施例的结构或特征，连结至未明确说明这些结构或特征的另一实施例。

此处所用的用语「约」指的是给定值的±10％，或视情况为给定值的±5％，或一些实施例中为给定值的±1％。举例来说，「约100nm-」包含90nm至110nm之间的范围。

此处所用的用语「名义上」指的是构件或讯号的性质或参数，在产品设计时通常高于及/或低于给定数值的范围。数值范围通常源自于工艺或容忍度的些微变异。举例来说，一膜具有名义上100nm的厚度，应理解为100nm加上或减去特定％的数值，比如100nm±1％、100nm±5％、或100nm±10％。

应理解的是，此处所用的术语或用语仅用以说明而非局限本公开，其可使本领域技术人员理解本公开。

此处所用的用语「选择性」指的是相同蚀刻条件下，两种材料的蚀刻率的比例。

此处所用的用语「基板」指的是后续材料层添加其上的材料。基板本身可图案化，且添加其顶部上的材料亦可图案化或未图案化。此外，「基板」可为任何种类的半导体材料如硅、锗、砷化镓、磷化铟、或类似物。另一方面，基板可为非导电材料如玻璃或蓝宝石晶片。

制作finfet的方法的实施例

图1-图5与图7-图13是一些实施例中，半导体装置于工艺的多种阶段中的透视图与剖视图。

图1是一些实施例中，图案化半导体的基板102之后的半导体装置100其半成品的剖视图。垫层104a与掩模层104b形成于基板102上。垫层104a可为薄膜如氧化硅，其形成方法可为热氧化工艺。垫层104a可作为基板102与掩模层104b之间的粘着层。垫层104a亦可作为蚀刻掩模层104b时的蚀刻停止层。在一实施例中，掩模层104b的组成为氮化硅，其形成方法可为低压化学气相沉积(lpcvd)或等离子体增强cvd(pecvd)。掩模层104b作为后续蚀刻工艺时的硬掩模。图案化的光致抗蚀剂层106形成于掩模层104b上，且具有开口108.1、108.2、108.3、108.4、与108.5。

图2是一实施例中，分别形成鳍状物区210的鳍状物212、鳍状物区214的鳍状物216、鳍状物区218的鳍状物220、与鳍状物区222的鳍状物224之后的半导体装置100其半成品的剖视图。经由开口108.1、108.2、108.3、108.4、与108.5蚀刻掩模层104b与垫层104a，以露出下方的基板102。接着蚀刻露出的基板102，以形成沟槽226、228、230、232、与234于基板102中。沟槽226、228、230、232、与234分别具有深度d1、d2、d3、d4、与d5，各自取决于蚀刻参数与开口108.1、108.2、108.3、108.4、与108.5的宽度w1、w2、w3、w4、与w5(蚀刻速率负载效应)。由于蚀刻速率负载效应，基板102的较大的露出区域被蚀刻的速率，比基板102的较小的露出区域被蚀刻的速率快。如此一来，图案化的光致抗蚀剂层106其较宽的开口会导致较深的沟槽，而较窄的开口会导致较浅的沟槽。举例来说，对应开口108.2的基板102的面积，大于对应开口108.1、108.3、108.4、及/或108.5的基板102的面积，因此对应开口108.2的沟槽228的深度d2大于沟槽226、230、232、及/或234的深度d1、d3、d4、及/或d5。在另一实施例中，由于蚀刻速率负载效应，开口的宽度w2>w3>w5>w1造成沟槽的深度d2>d3>d5>d1。蚀刻速率负载效应即蚀刻速率受其蚀刻表面的大小影响。一般而言，露出的面积增加时，蚀刻速率通常增加。

在一些实施例中，开口108.1、108.2、108.3、108.4、与108.5的宽度w1、w2、w3、w4、与w5，各自对应沟槽226、228、230、232、与234的宽度(介于约30nm至约300nm之间)，以对应沟槽226、228、230、232、与234的深度d1、d2、d3、d4、与d5(介于约100nm至约250nm之间)。在一些实施例中，沟槽226及/或232的宽度介于约30nm至约150nm之间。在一些实施例中，沟槽226、228、230、232、与234的深宽比(d/w)大于或小于约7.0，或介于约7.0至约8.0之间。

位于沟槽226、228、230、232、与234的部分基板102，形成鳍状物212、216、220、与224。在一些实施例中，沟槽226、228、230、232、与234彼此相隔的空间(即鳍状物的宽度)介于约30nm至约150nm之间。接着移除光致抗蚀剂层106。之后可进行清洁步骤，以移除半导体的基板102的原生氧化物。清洁步骤可采用稀释的氢氟酸。

图3是一实施例中，形成sti区336之后的半导体装置100其半成品的剖视图。图4是一实施例中，图3的半导体装置100的鳍状物区210的剖视图。sti区336的形成方法包含沉积与蚀刻介电材料。将介电材料填入沟槽226、228、230、232、与234中。介电材料可包含氧化硅。在一些实施例中，可采用其他介电材料如氮化硅、氮氧化硅、掺查氟的硅酸盐玻璃(fsg)、或高介电常数的介电材料。在一实施例中，介电材料的形成方法可为可流动cvd(fcvd)工艺或高密度等离子体(hdp)cvd工艺，其采用硅烷(sih4)与氧(o2)作为反应前驱物。在其他实施例中，介电材料的形成方法可为次压cvd(sacvd)工艺或高深宽比(harp)工艺，其工艺气体可包含四乙氧硅烷(teos)及/或臭氧(o3)。在又一其他实施例中，介电材料可为旋转涂布的介电材料(sod)，比如氢倍半硅氧烷(hsq)或甲基倍半硅氧烷(msq)。

接着进行化学机械抛光或湿蚀刻工艺以移除掩模层104b与垫层104a。接着蚀刻介电材料，以形成sti区336如3图所示。在一实施例中，蚀刻介电材料的步骤可采用湿蚀刻工艺，比如将基板102浸入氢氟酸。在另一实施例中，蚀刻步骤可采用干蚀刻工艺，比如以chf3或bf3作为蚀刻气体的干蚀刻工艺。鳍状物212、216、220、及/或224自sti区336其实质上平坦的上表面336t凸起，可形成一或多个通道区于具有鳍状物区210、214、218、及/或222的一或多个finfet中。在一些实施例中，sti区336的上表面低于鳍状物212、216、220、与224的上表面212t、216t、220t、与224t。在一实施例中，每一鳍状物的较上部分的垂直尺寸介于约15nm至约50nm之间。在另一实施例中，每一鳍状物的较上部分的垂直尺寸介于约20nm至约40nm之间。在又一实施例中，每一鳍状物的较上部分的垂直尺寸介于约25nm至约35nm之间。

图5是一实施例中，毯覆性沉积多晶硅层538于半导体装置100上之后的半导体装置100其半成品的剖视图。多晶硅层538形成于sti区336的上表面336t以及鳍状物212、216、220、与224的上表面212t、216t、220t、与224t上，以包覆自sti区336的上表面336t凸起的鳍状物212、216、220、与224其较上部分。界面形成于多晶硅层538以及上表面212t、216t、220t、与224t之间。多晶硅层538的形成方法可为任何合适的沉积工艺，比如cvd、物理气相沉积(pvd)、原子层沉积(ald)、其他合适方法、及/或上述的组合。

如图5所示的一实施例中，多晶硅层538具有非平面的表面形貌538s，其具有多个隆起区(或峰)538p与凹陷(或谷)538v。鳍状物区210、214、218、与222及/或sti区336的半导体装置形貌，将影响其上方的表面形貌538s。以沉积工艺如cvd、pvd、及/或ald形成的层状物，通常会与下方的层状物表面的形貌一致。在一些实施例中，多晶硅层538的厚度d介于约200nm至约250nm之间。

为了半导体装置100的后续工艺如形成栅极结构于鳍状物区210、214、218、与222上，可平坦化多晶硅层538的表面形貌538s。一般而言，半导体装置中多晶硅层的非表面形貌其平坦化的方法，可采用化学基械抛光(cmp)工艺。然而下方的装置结构密度将影响多晶硅层的非平面的表面形貌上进行的cmp，如下述的图6。

图6显示下方的鳍状物212*、216*、220*、与224*的不同密度，与多晶硅层538*其非平面的表面形貌538s*，将不利地影响半导体装置100*的多晶硅层538*上的cmp。在一些实施例中，半导体装置100*；鳍状物212*、216*、220*、与224*；以及多晶硅层538*的结构与功能，与半导体装置100；鳍状物212、216、220、与224；以及多晶硅层538的结构与功能类似。在一些实施例中，鳍状物212*、216*、220*、与224*与半导体装置100的鳍状物212、216、220、与224的排列类似。位于排列紧密的鳍状物(如鳍状物212*)上的部分多晶硅层538*，其研磨速率比位于排列较不紧密的鳍状物(如鳍状物216*、220*、及/或224*)上的部分多晶硅层538*的研磨速率低。这是因为自排列紧密的鳍状物(如鳍状物212*)上移除的多晶硅层538*，比自排列较不紧密的鳍状物(如鳍状物216*、220*、及/或224*)上移除的多晶硅层538*少。如此一来，排列较不紧密的鳍状物上平坦化的多晶硅层538*将产生侵蚀现象。位于排列较不紧密的鳍状物(如鳍状物216*、220*、及/或224*)上部分的多晶硅层其表面形貌538s*，将低于所需的平坦化的多晶硅表面高度640。由于装置图案密度取决于不一致的cmp工艺，位于鳍状物212*、216*、220*、与224*上的多晶硅层538*其厚度也不同(鳍状物212*上的多晶硅层538*的厚度h1>鳍状物216*上的多晶硅层538*的厚度h2>鳍状物220*上的多晶硅层538*的厚度h3>鳍状物224*上的多晶硅层538*的厚度h4)。在多种例子中，厚度h1、h2、h3、及/或h4之间的差异可介于约40nm至约50nm之间。这些鳍状物上的多晶硅层的不同厚度，可能会导致鳍状物212*、216*、220*、与224*上的栅极结构高度不同，进而使半导体装置100*的finfet的金属栅极高度不同。如此一来，finfet的不同金属栅极高度可能会劣化半导体装置100*的效能。

为了克服现有半导体装置中不同密度的装置结构上的多晶硅层其cmp工艺缺点，一实施例提供牺牲盖层为主的平坦化工艺，以平坦化多晶硅层538的非平面的表面形貌538s，如图7至图9所示。在一些实施例中，公知cmp的侵蚀造成鳍状物212、216、220、与224上的多晶硅层的厚度差异，可通过牺牲盖层为主的平坦化工艺降低约90％至约98％。牺牲盖层为主的平坦化工艺可包含沉积牺牲盖层(如牺牲盖层742)、选择性地移除部分牺牲盖层742、以及非选择性地移除部分牺牲盖层742与部分多晶硅层538，以达实质上平坦的表面形貌538s**。

图7是一实施例中，沉积牺牲盖层742于多晶硅层538上之后的半导体装置100其半成品的剖视图。在一些实施例中，牺牲盖层742可包含绝缘材料、聚合物材料、半导体材料、导电材料、或上述的组合。在一些实施例中，绝缘材料可包含氧化物、氮化物、或上述的组合。牺牲盖层742的形成方法可为任何合适的沉积工艺，比如cvd、pvd、ald、lpcvd、fcvd、pecvd、旋转涂布、其他合适的沉积方法、及/或上述的组合。

在一些实施例中，用于牺牲盖层742的材料选择取决于其对下方的结构、膜、及/或基板的顺应性。在一些实施例中，牺牲盖层742的材料选择，在于牺牲盖层742的表面形貌742s需比表面形貌538s平坦。因此牺牲盖层742的材料对多晶硅层538的顺应性差，即牺牲盖层742的表面形貌742s实质上不同于表面形貌538s。举例来说，牺牲盖层742的材料选择可让其表面形貌742s的形貌高度s2，低于表面形貌538s的形貌高度s1。

在一些实施例中，牺牲盖层742可包含聚酰亚胺或掺杂的玻璃(如硼磷硅酸盐玻璃，bpsg)，其于多晶硅层538上的顺应性低于氧化物或氮化物材料。包含聚酰亚胺或掺杂的玻璃牺牲盖层742的表面形貌742s，比包含氧化物或氮化物材料的牺牲盖层742的表面形貌742s平坦。牺牲盖层742包含氧化物、氮化物、或上述的组合的沉积方法，可采用合适的沉积方法以达顺应性较低的牺牲盖层742，可使表面形貌742s比表面形貌538s平坦。在一些实施例中，牺牲盖层742的厚度t742可为数微米(比如介于约1微米至3微米之间)，使表面形貌742s比表面形貌538s平坦。

在一些实施例中，第一蚀刻品或浆料对牺牲盖层742的材料的选择性高于对多晶硅层538的选择性，而第二蚀刻品或浆料对牺牲盖层742的材料的选择性实质上类似于对多晶硅层538的选择性。在一些实施例中，第一蚀刻品或浆料对牺牲盖层742与多晶硅层538的蚀刻选择性大于约20:1，比如约30:1、约40:1、或约50:1。

图8是一实施例中，形成名义上平坦的复合表面844之后的半导体装置100其半成品的剖视图。在一实施例中，复合表面844可包含多晶硅层538的一或多个隆起区538p的上表面538t，以及一或多个平坦化的牺牲盖层部分742*的上表面742t*。在一实施例中，复合表面844的形成方法包括平坦化牺牲盖层742，以形成平坦化的牺牲盖层部分742*于多晶硅层538的凹陷538v(见图5)中。在多种实施例中，牺牲盖层742的平坦化步骤可包含cmp工艺、湿蚀刻工艺、或干蚀刻工艺。在一实施例中，多晶硅层538可作为平坦化牺牲盖层742时的平坦化停止层，而平坦化牺牲盖层742的步骤可持续至露出一或多个隆起区538p的上表面538t。平坦化的牺牲盖层部分742*之间隔有多晶硅层538的隆起区538p。平坦化的牺牲盖层部分742*的上表面742t*，与隆起区538的上表面538t可名义上共平面。

在一些实施例中，使具有一或多种氧化物的牺牲盖层742平坦化，可包含以cmp浆料抛光牺牲盖层742，且此cmp浆料对牺牲盖层742与多晶硅层538的选择性大于约20:1，比如约30:1、约40:1、或约50:1。cmp浆料可包含氧化硅(sio2)或氧化铈(ceo2)的研磨颗粒于水相溶液中。水相溶液的ph值可介于约3至约6之间。在一些实施例中，cmp浆料可包含约0.5％至约12％之间的氧化硅，及/或约0.1％至约8％之间的氧化铈。在一些实施例中，cmp浆料中的氧化硅及/或氧化铈研磨颗粒尺寸可介于约2nm至约50nm之间。在一些实施例中，平坦化的牺牲盖层部分742*的形成步骤亦可包含将cmp浆料施加至抛光表面(如cmp板或抛光板)上，旋转抛光表面至约40rpm至约90rpm之间，以及施加介于约1psi至约3.5psi之间的抛光压力于牺牲盖层742与抛光表面之间。在一些实施例中，抛光牺牲盖层742的温度为室温，或介于约20℃至约60℃之间。在一实施例中，cmp浆料每分钟可抛光或移除约至约之间的牺牲盖层742。在一实施例中，具有氧化物的牺牲盖层742其抛光步骤可采用ceo2为主的cmp浆料，且抛光温度为约25℃。在一实施例中，ceo2为主的cmp浆料每分钟可抛光或移除约的具有氧化物的牺牲盖层742。

在其他实施例中，牺牲盖层742的平坦化步骤可为干蚀刻工艺如反应性离子蚀刻(rie)、诱导耦合等离子体(icp)蚀刻工艺、或hdp蚀刻工艺。用于干蚀刻工艺的蚀刻品对牺牲盖层742与多晶硅层538的选择性大于约20:1，比如约30:1、约40:1、或约50:1。蚀刻品可包含气体混合物，其具有但不限于气体如cf4、chf3、c2f6、c4f8、及/或sf6。在一些实施例中，牺牲盖层742的干蚀刻温度可为室温，或介于约30℃至约80℃之间。在一实施例中，牺牲盖层742的干蚀刻温度可为约50℃。

如此一来，名义上平坦的复合表面844有助于提供平坦的表面形貌，其与半导体装置100的下方的装置结构或鳍状物密度无关。此平坦化的表面形貌有助于在多晶硅层538上进行实质上一致的cmp工艺(如下述图9)，亦可减少对多晶硅层538进行cmp造成的侵蚀现象(如前述图6)。

图9是一实例中，形成具有名义上平坦的表面形貌538s**的平坦化的多晶硅层538**之后的半导体装置100其半成品的剖视图。如图9所示，位于鳍状物212、216、220、与224上的平坦化的多晶硅层538**其高度h5、h6、h7、与h8实质上相同，且形成平坦化的多晶硅层538**时未发现cmp导致的侵蚀现象。

在一实施例中，平坦化的多晶硅层538**的形成方法包括抛光复合表面844，直到移除实质上所有的平坦化的牺牲盖层部分742*与多晶硅层538的隆起区538p，复合表面844的抛光方法可包含采用cmp工艺，其cmp浆料对牺牲盖层742与多晶硅层538的选择性约为1。如此一来，平坦化的牺牲盖层部分742*与隆起区538p的移除速率实质上类似。cmp浆料可班含氧化硅研磨颗粒于水相溶液中。水相溶液可包含碱性溶液或其他溶液，且其ph值可介于约10至约12之间。在一些实施例中，cmp浆料中的氧化硅研磨颗粒尺寸可介于约2nm至约50nm之间。在一些实施例中，复合表面844的抛光温度可介于约25℃至约60℃之间。

在其他实施例中，平坦化的多晶硅层538**的形成方法包括蚀刻平坦化的牺牲盖层部分742*与多晶硅层538，直到移除实质上所有的平坦化的牺牲盖层部分742*与隆起区538p。蚀刻方法可包含rie工艺、icp蚀刻工艺、或hdp蚀刻工艺。用于干蚀刻工艺的蚀刻品对牺牲盖层742与多晶硅层538的选择率可约为1。蚀刻品可包含气体混合物，其包含但不限于cf4、chf3、c2f6、c4f8、及/或sf6。在一些实施例中，干蚀刻牺牲盖层742的温度可为室温，或介于约30℃至约80℃之间。

图10是一实施例中，分别形成栅极结构1046、1048、1050、与1052于鳍状物212、216、220、与224以及sti区336上之后的半导体装置100其半成品的剖视图。在一实施例中，栅极结构1046、1048、1050、与1052的形成方法包括光微影图案化工艺与蚀刻平坦化的多晶硅层538**。光微影图案化工艺包括涂布光致抗蚀剂(如旋转涂布)、软烘烤、对准光罩、曝光、曝光后烘烤、显影光致抗蚀剂、冲洗、干燥(如硬烘烤)、其他合适工艺、及/或上述的组合。蚀刻工艺包含干蚀刻(如rie)、湿蚀刻、及/或其他蚀刻方法。

图11是一实施例中，形成间隔物1154于图10的半导体装置100之后的finfet210*其半成品的透视图。间隔物1154形成于sti区336的上表面336t与鳍状物226的上表面226t上，以包覆自sti区336的上表面336t凸起的鳍状物226其较上部分。界面1156形成于鳍状物226的较上部分与栅极结构1046(及间隔物1154)之间。间隔物1154可包含介电材料如氧化硅、碳化硅、氮化硅、氮氧化硅、或其他合适材料。间隔物1154可包含单层或多层结构。形成介电材料的毯覆层的方法可为cvd、pecvd、ald、或其他合适技术。接着非等向蚀刻介电材料以形成间隔物1154于栅极结构1046的两侧上。每一间隔物1154的厚度1154t介于约5nm至约15nm之间。

图12是一实施例中，形成鳍状物226的部分1258之后的finfet210*其半成品的透视图。使栅极结构1046未覆盖的部分鳍状物226凹陷，以形成部分1258。部分1258具有上表面1258t。在一实施例中，部分1258的上表面1258t低于sti区336的上表面336t。在其他实施例中，使栅极结构1046未覆盖的部分鳍状物226凹陷，以露出基板102的上表面102t。在一实施例中，以间隔物1154作掩模，进行偏电压蚀刻工艺以形成部分1258。在一实施例中，蚀刻工艺的压力介于约1mtorr至约1000mtorr之间、功率介于约50w至约1000w之间、偏电压介于约20v至约500v之间，温度介于约40℃至约60℃之间，且蚀刻气体采用hbr及/或cl2。此外，此实施例的蚀刻工艺采用的偏电压可调整以较佳地控制蚀刻方向，以达部分1258所需的轮廓。

图13是一实施例中，形成源极区1360与漏极区1362于鳍状物226的部分1258上之后的finfet210*其半成品的透视图。源极区1360与漏极区1362包含外延成长的应变半导体材料于部分1258上。源极区1360与漏极区1362的应变半导体材料成长于部分1258上的方法，可为选择性外延。在一些实施例中，选择性外延成长产生源极区1360与漏极区1362的应变半导体材料，并持续至应变半导体材料垂直延伸出基板102的上表面102t的距离介于约10nm至约100nm之间，并横向延伸于某些sti区336的上表面336t上。应变半导体材料包含半导体元素材料如锗(ge)或硅(si)；半导体化合物材料如砷化镓(gaas)或砷化铝镓(algaas)；或半导体合金如硅锗(sige)或磷化镓砷(gaasp)。用以成长应变半导体材料的外延工艺可包含cvd沉积技术(如lpcvd、气相外延(vpe)、及/或超高真空cvd(uhv-cvd))、分子束外延(mbe)、及/或其他合适工艺。在一实施例中，应变半导体材料如碳化硅(sic)的外延成长方法为lpcvd工艺，以形成n型finfet210*的源极区1360与漏极区1362。此lpcvd工艺的温度介于约400℃至约800℃之间，压力介于约1torr至约200torr之间，且采用si3h8与sih3ch作为反应气体。在另一实施例中，应变半导体材料如硅锗(sige)的外延成长方法为lpcvd工艺，以形成p型finfet210*的源极区1306与漏极区1362。此lpcvd工艺的温度介于约400℃至约800℃之间，压力介于约1torr至约200torr之间，且采用sih4与geh4作为反应气体。

在外延成长应变半导体材料时，可临场掺杂以形成源极区1360与漏极区1362。在多种实施例中，外延成长的源极区1360与漏极区1362可掺杂p型掺质如硼或bf2、n型掺质如磷或砷、及/或上述的组合；外延成长的sige的源极区1360与漏极区1362可掺杂p型掺质如硼或bf2、n型掺质如磷或砷、及/或上述的组合；外延成长的si的源极区1360与漏极区1362可掺杂碳以形成si:c的源极/漏极结构、掺杂磷以形成si:p的源极/漏极结构、或掺杂碳与磷以形成sicp的源极/漏极结构。在一实施例中，源极区1360与漏极区1362并未临场掺杂，而是进行离子布植以掺杂源极区1360与漏极区1362。之后可进行一或多道回火工艺以活化源极区1360与漏极区1362。回火工艺可包含但不限于快速热回火(rta)及/或激光回火工艺。

如图13所示，界面1364位于间隔物1154以及源极区1360(与漏极区1362)之间。在一实施例中，界面1364与图11中的界面1156共平面。在其他实施例中，界面1364高于或低于界面1156。

形成源极区与漏极区后，形成半导体装置100的其他单元如ild、源极与漏极接点、栅极接点、金属栅极结构、通孔、内连线金属层、介电层、钝化层、或类似物，但未图示其他单元以简化附图。举例来说，形成源极区与漏极区后可将栅极结构1046、1048、1050、与1052的多晶硅置换为栅极与栅极介电物，且置换方法可采用置换金属栅极(rmg)工艺。

值得注意的是，本领域技术人员基于上述内容，应理解半导体装置100可包含其他装置与功能单元(为简化说明而未图示于图1-图13中)。

为简化说明，本公开仅图示半导体装置100的finfet210*其透视图。然而本领域技术人员应理解，在未偏离本公开的精神与范畴的前提下，具有鳍状物区214、218、及/或222的finfet可具有类似透视结构。

第一实施例中，用以制作finfet的步骤

图14是制作半导体装置100的方法1400的流程图。图14所示的步骤将搭配图1-图5与图7-图13中的制作步骤进行说明，但仅用以举例。可依不同顺序进行一些步骤，或省略一些步骤，端视特定应用而定。值得注意的是，方法1400并未产生完整的半导体装置100。综上所述，应理解在方法1400之前、之中、与之后可进行额外工艺，且此处仅简述一些其他工艺。

在步骤1410中，沉积栅极层于鳍状物与隔离区上。举例来说，多晶硅层如多晶硅层538可形成于鳍状物212、216、220、与224以及sti区336上。多晶硅层538的沉积方法可采用任何合适的沉积工艺，比如cvd、pvd、ald、其他合适方法、及/或上述的组合。

在步骤1420中，沉积牺牲盖层于步骤1410的栅极层上。举例来说，牺牲盖层如牺牲盖层742可形成于多晶硅层538上。牺牲盖层742的形成方法可为任何合适的沉积工艺，比如cvd、pvd、ald、低压化学气相沉积(lpcvd)、fcvd、pecvd、旋转涂布、其他合适的沉积方法、及/或上述的组合。

在步骤1430中，回平坦化步骤1420的牺牲盖层。举例来说，可回平坦化步骤1420的牺牲盖层，以形成平坦化的牺牲盖层部分742*于多晶硅层538的凹陷538v中。牺牲盖层742的平坦化步骤可包含cmp工艺、湿蚀刻工艺、或干蚀刻工艺。平坦化牺牲盖层742的步骤可包含抛光或蚀刻牺牲盖层742，其采用的cmp浆料或蚀刻品对牺牲盖层742的选择性，比对多晶硅层538的选择性高约20倍至约50倍之间。

在步骤1440中，平坦化步骤1410的栅极层。举例来说，进行抛光或蚀刻比移除实质上所有的平坦化的牺牲盖层部分742*与多晶硅层538的隆起区538p。抛光或蚀刻步骤可各自包含采用cmp浆料或蚀刻品，其对牺牲盖层742与多晶硅层的选择性约为1。

在步骤1450中，形成栅极结构。举例来说，可图案化或蚀刻步骤1440中平坦化的多晶硅层，以分别形成栅极结构1046、1048、1050、与1052于鳍状物212、216、220、与224上以及sti区336上。图案化工艺可包含涂布光致抗蚀剂(如旋转涂布)、软烘烤、对准光罩、曝光、曝光后烘烤、显影光致抗蚀剂、冲洗、干燥(如硬烘烤)、其他合适工艺、及/或上述的组合。蚀刻可包含干蚀刻(如rie)、湿蚀刻、及/或其他蚀刻方法。

在步骤1460中，形成源极区与漏极区。举例来说，形成源极区1360与漏极区1362于鳍状物226的部分1258上。源极区1360与漏极区1362可包含外延成长的应变半导体材料。用以成长应变半导体材料的外延工艺可包含cvd沉积技术(如lpcvd、vpe、及/或uhv-cvd)、原子束外延、及/或其他合适工艺。

如此一来，本公开提供的机制可改善多晶硅栅极结构的平坦性，并降低半导体装置中下方的装置结构的密度对多晶硅平坦化工艺的影响。上述机制包含沉积牺牲氧化物盖层于栅极结构的多晶硅层上，接着进行对氧化物与多晶硅具有高选择性的平坦化或蚀刻工艺，再进行非选择性的平坦化或蚀刻工艺。改善多晶硅栅极结构的平坦性有助于降低栅极结构的高低差异，进而改善半导体装置的栅极效能。

实施例与其优点

在一实施例中，方法包括形成多个鳍状物于基板上；沉积栅极层于鳍状物上，且栅极层具有第一材料；沉积牺牲层于栅极层上，牺牲层具有第二材料，且第二材料不同于第一材料；以第一浆料或蚀刻品移除牺牲层的第一部分，且第一浆料与蚀刻品对第一材料与第二材料具有第一选择性；以第二浆料或蚀刻品移除栅极层的第一部分与牺牲层的第二部分以形成平坦化的栅极层，第二浆料或蚀刻品对第一材料与第二材料具有第二选择性，且第一选择性大于第二选择性。此实施例的优点在于降低下方的装置结构密度对多晶硅的平坦化的影响。另一优点为与未采用前述牺牲盖层的其他平坦化工艺相较，横越晶片的装置结构上的多晶硅厚度差异可减少约90％至98％。

在一实施例中，上述方法移除牺牲层的第一部分的步骤，包括化学机械抛光牺牲层。

在一实施例中，上述方法移除牺牲层的第一部分的步骤，包括干蚀刻牺牲层。

在一实施例中，上述方法移除第一牺牲层的第一部分的步骤，包括回抛光牺牲层至栅极层的第一部分的上表面。

在一实施例中，上述方法移除牺牲层的第一部分的步骤，包括回抛光牺牲层，直到栅极层的第一部分的上表面与牺牲层的第二部分的上表面实质上共平面。

在一实施例中，上述方法的牺牲层的第二部分，位于栅极层的凹陷区中。

在一实施例中，上述方法在移除栅极层的第一部分与牺牲层的第二部分前，栅极层包括不平坦的表面形貌。

在一实施例中，上述方法的第一材料包括多晶硅。

在一实施例中，上述方法的第二材料包括氧化物、氮化物、聚合物材料、绝缘材料、或上述的组合。

在一实施例中，上述方法更包括形成栅极结构。

在一实施例中，上述方法形成栅极结构的步骤，包括使平坦化的栅极图案化。

在一实施例中，上述方法的第一浆料包括氧化硅或氧化铈的颗粒。

在一实施例中，第一浆料或蚀刻品对第一材料与第二材料的选择性为约50:1。

在另一实施例中，半导体装置的形成方法包括：形成图案化层于基板上；沉积多晶硅层于图案化层上；沉积牺牲层于多晶硅层上，且牺牲层的材料不同于多晶硅；以浆料抛光牺牲层的第一部分，且浆料对牺牲层与多晶硅具有第一选择性；以蚀刻品回蚀刻多晶硅层的第一部分与牺牲层的第二部分以形成平坦化的多晶硅层，且蚀刻品对牺牲层与多晶硅具有第二选择性。此实施例的优点在于降低下方的装置结构密度对多晶硅的平坦化的影响。另一优点为与未采用前述牺牲盖层的其他平坦化工艺相较，横越晶片的装置结构上的多晶硅厚度差异可减少约90％至98％。

在一实施例中，上述方法中的第一选择性大于第二选择性。

在一实施例中，牺牲层包括氧化物、氮化物、聚合物材料、绝缘材料、或上述的组合。

在一实施例中，浆料对牺牲层与多晶硅的选择性为约50:1。

在又一实施例中，平坦化多晶硅层的方法包括：形成鳍状物于基板上；形成绝缘区于基板上；沉积多晶硅层于鳍状物与绝缘区上；沉积氧化物层于多晶硅层上；以浆料抛光氧化物层的第一部分，且浆料对氧化物与多晶硅具有第一选择性；以蚀刻品回蚀刻多晶硅层的第一部分与氧化物层的第二部分以平坦化多晶硅层，且蚀刻品对氧化物与多晶硅具有第二选择性。此实施例的优点在于降低下方的装置结构密度对多晶硅的平坦化的影响。另一优点为与未采用前述牺牲盖层的其他平坦化工艺相较，横越晶片的装置结构上的多晶硅厚度差异可减少约90％至98％。

在一实施例中，上述方法的浆料包括氧化铈颗粒。

在一实施例中，上述方法抛光氧化物层的第一部分的步骤，包括施加介于约1psi至约3.5psi之间的抛光压力于氧化物层与抛光表面之间。

上述实施例的特征有利于本领域技术人员理解本公开。本领域技术人员应理解可采用本公开作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本领域技术人员亦应理解，这些等效置换并未脱离本公开精神与范畴，并可在未脱离本公开的精神与范畴的前提下进行改变、替换、或更动。