碳化硅半导体基材沟槽栅蚀刻方法与流程

本发明涉及半导体器件领域，特别是涉及一种碳化硅半导体沟槽栅蚀刻方法。

背景技术：

沟槽栅mosfet器件是一种常用的半导体器件。在沟槽栅mosfet器件中，栅槽的形貌对沟槽栅mosfet器件的电学性能会产生重要的影响。

在现有技术中，通常使用干法蚀刻衬底材料，形成底壁与侧部平滑过渡的u型沟槽，但是u型沟槽侧壁的顶部仍然为直角结构。直角结构会造成电荷聚集，并且导致沟槽栅mosfet器件工作时该区域的电场远高于其他区域，这甚至会导致半导体器件在直角结构处因栅极和源极之间漏电而失效。因此，急需解决这一技术难题。

技术实现要素：

针对上述问题，本发明提出了一种碳化硅半导体沟槽栅蚀刻方法。根据本发明的方法在碳化硅半导体基材上形成的u形沟槽的侧壁的顶部也为平滑的弧面过渡，从而避免了侧部顶部的直角结构导致的不良影响。

根据本发明的碳化硅半导体沟槽栅蚀刻方法，包括以下步骤，步骤一：在半导体基材的表面上设置第一掩膜，并且在第一掩膜上形成暴露半导体基材的窗口区；步骤二：通过窗口区对半导体基材进行第一次蚀刻并形成第一沟槽，第一沟槽的的底壁通过弧面与侧壁相连，弧面与底壁和侧壁相切并且背向底壁延伸；步骤三：除去半导体基材上的第一掩膜，并且在第一沟槽的底壁上形成第二掩膜，，相邻的第一沟槽之间为半导体基材的暴露部分；步骤四：在第二掩膜的保护下，进行第二次蚀刻以蚀刻半导体基材的暴露部分并形成第二沟槽，第二沟槽的深度大于第一沟槽的深度，并且第一沟槽的弧面形成为第二沟槽的侧壁的顶部边缘。

根据本发明的方法，申请人创造性地对碳化硅半导体基材进行了两步蚀刻。第一次蚀刻形成了浅槽(第一沟槽)，浅槽的底壁带有与底壁和侧壁相切并且背向底壁延伸的弧面。第二次蚀刻则是对浅槽两侧的碳化硅半导体基材进行蚀刻而形成预期的u形沟槽(即，第二沟槽)，浅槽的弧面相应地形成了深槽的侧壁的顶部弧面边缘。由此，通过这种两步式的蚀刻步骤，解决了现有技术中沟槽栅的侧壁的顶部边缘为直角的问题。应理解的是，还可使用现有技术中的方法将深槽的底壁与侧壁形成弧面形的平滑过渡。这样，沟槽栅的拐角处都不再是尖锐的形状了，从而有助于防止半导体器件因漏电而失效的问题。

在一个实施例中，第一次蚀刻为等离子干法蚀刻。使用这种蚀刻方法对碳化硅半导体基材进行蚀刻时，特别容易在沟槽侧壁的底部出现过蚀刻的现象，在本领域中通常认为这是一种不良现象。然而，申请人意外发现，这种过蚀刻会形成背向底壁延伸并且与侧壁相切的弧面，从而创造性地使用这种过蚀刻现象来制备成深槽(即，第二沟槽)的侧壁的弧形顶部边缘。

在一个实施例中，第一次蚀刻包括使用sf6和o2的混合气体进行的第一蚀刻子步骤。在一个具体的实施例中，在第一蚀刻子步骤中，气体压力在1mtorr到50mtorr之间，以体积计，sf6的流速与o2的流速之比在6:1到1:3之间。申请人发现，在这种参数下能显著提高sf6和o2的混合气体对第一沟槽侧壁的过蚀刻现象，从而有助于在浅槽的底壁形成弧面。

在一个实施例中，第一次蚀刻还包括在第一蚀刻子步骤之后使用cl2和o2的混合气体进行的第二蚀刻子步骤。在一个具体的实施例中，在第二蚀刻子步骤中，气体压力在1mtorr到50mtorr之间，以体积计，cl2的流速与o2的流速之比在5:1到1:1之间。申请人意外发现：在这种条件下，cl2和o2的混合气体不但能够对碳化硅半导体基材产生纵向(即，大体垂直于第一掩膜的方向)蚀刻，而且与sf6和o2的混合气体相比，其在横向(即，大体平行于第一掩膜的方向)上对碳化硅半导体基材蚀刻能力更强。这样，cl2和o2的混合气体能够对第一沟槽的侧壁产生横向的钻蚀，这使得相邻第一沟槽之间的材料部分形成顶部尺寸大于中间部分尺寸的帽状结构。在本领域中，通常认为上述的帽状结构是一种不良现象，需要避免出现。然而，申请人意外发现，这种结构有助于后续将第一掩膜从碳化硅半导体基材上剥离，进而有助于进行第二次蚀刻。

在一个优选的实施例中，第一掩膜为sio2层；第二掩膜为金属膜，优选为镍膜或铝膜。在步骤三中，在半导体基材的表面上沉积第二掩膜；通过仅除去第一掩膜而暴露相邻的第一沟槽之间的半导体基材并且保留第一沟槽的底壁上的第二掩膜。在这种情况下，帽状结构更有助于形成步骤三中描述的半导体基材的状态。这是由于，当相邻第一沟槽之间的材料部分形成帽状结构后，在形成第二掩膜(即，金属膜，优选为镍膜或铝膜)时，在帽状结构的大尺寸的顶部的阻挡和保护作用下，金属原子沉积仅沉积在第一掩膜(即，sio2层)的顶部表面上，第一掩膜的侧表面以及第一沟槽的侧壁上均不存在第二掩膜。这样，可使用boe溶液侧向地从外向内腐蚀掉sio2层(即，除去第一掩膜)，进而形成在sio2层上的金属膜，优选为镍膜或铝膜(即，第二掩膜)也就会相应地被除去。应注意的是，boe并不会与碳化硅基材以及作为第二掩膜的镍膜或铝膜反应，由此第一沟槽的底壁上的镍膜或铝膜得以保留。综上，极大地方便了操作。

在一个实施例中，在第二次蚀刻中，气体压力在1mtorr到50mtorr之间，以体积计，sf6的流速与o2的流速之比在3:1到1:1之间。根据这种条件，可使得sf6和o2几乎仅在纵向(即，大体垂直于第一掩膜或第二掩膜的方向)上的蚀刻对碳化硅半导体基材产生刻蚀而形成第二沟槽。而且，在第二掩膜的保护下，在第一次蚀刻中形成弧面不但不被破坏，而且形成了第二沟槽的侧壁顶部边缘。

在一个实施例中，还可以使用酸液方便地除去镍膜。

与现有技术相比，本发明的优点在于：使用了两步式的蚀刻方法，并且将在第一次蚀刻中形成的底壁的弧面形成为第二次蚀刻形成的第二沟槽(即，预期的u形沟槽)的顶部弧面边缘，由此解决了现有技术中沟槽栅的侧壁的顶部边缘为直角的问题。

附图说明

在下文中将基于实施例并参考附图来对本发明进行更详细的描述。其中：

图1示意性地显示了根据本发明的方法的步骤一；

图2示意性地显示了根据本发明的方法的步骤二；

图3示意性地显示了根据本发明的方法的步骤三；

图4示意性地显示了根据本发明的方法的步骤四；

图5示意性地显示了形成第一掩模的方法；

图6示意性地显示了在除去第一掩模并形成第二掩膜的方法；

图7是图2中i部分的放大视图；

图8示意性地显示了使用本发明的方法对碳化硅半导体基材蚀刻后的结构；以及

图9是图6中ii部分的放大视图。

在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例。

具体实施方式

下面将结合附图对本发明作进一步说明。

图1示意性地显示了本发明的方法的步骤一。如图1所示，在步骤一中，在碳化硅半导体基材1(简称为，半导体基材1)的表面上设置第一掩膜11，并且在第一掩膜11上形成暴露半导体基材1的窗口区12。根据需要，窗口区12的数量可以为多个，如图1示意性地显示的4个。

第一掩膜11可通过图5所示的方法来制备。以sio2层作为第一掩膜11举例来说，首先在半导体基材1上外延生长sio2层61，例如可以使用pecvd设备来进行这种外延生长。然后，在sio2层61上再涂覆光刻胶层62。接下来，使用掩模板(未示出)并通过光刻、显影在光刻胶层62上形成图案63(图案63对应着接下来需要形成的窗口区12)。再接下来，以形成有图案63的光刻胶层62为掩模来蚀刻sio2层61，以在sio2层61上形成与图案63相同的图案(即，窗口区12)。最后，除去光刻胶层62就形成了图1所示的带有第一掩膜11(即，带有图案的sio2层61)的半导体基材1，并且第一掩膜11上具有窗口区12。

图2示意性地显示了根据本发明的方法的步骤二。如图2所示，在步骤二中，在第一掩膜11的保护下，对半导体基材1进行第一次蚀刻，以其在表面形成第一沟槽20。应注意的是，第一沟槽20的底壁21通过弧面22与侧壁23相连，并且弧面22与底壁21和侧壁23相切且背向底壁21延伸。

从整体上看(如图7所示)，底壁21与侧壁23并不是直角式接触，而是侧壁23的根部70被竖向地(如图2中箭头25)过蚀刻而深入到半导体基材1的内部，底壁21处于比侧壁23的根部70更靠上的位置。这样，侧壁23的根部70与底壁21的边缘71通过与侧壁23和底壁21都相切的弧面22连接。

图3示意性地显示了根据本发明的方法的步骤三。如图3所示，除去了半导体基材1上的第一掩膜11，并且在第一沟槽20的底壁21上形成第二掩膜30，相邻的第一沟槽20之间为半导体基材1的暴露的材料区域40。在一个实施例中，第二掩模30为金属膜，例如为镍膜。

图4示意性地显示了根据本发明的方法的步骤四。如图4所示，在第二掩膜30的保护下，进行第二次蚀刻以蚀刻掉相邻的第一沟槽20之间的暴露的材料区域40，以形成第二沟槽41。应注意的是，在步骤三种除去了第一掩膜11后，半导体基材1上暴露的部分正是材料区域40。第二沟槽41的深度d1大于第一沟槽20的深度d2。这样，第一沟槽20的弧面22就形成为第二沟槽41的侧壁42的顶部边缘。

下面以一个具体的实施例来说明本发明的方法。

使用pecvd设备，在400℃的条件下在碳化硅半导体基材上生长厚度在1μm到2μm的sio2层61。然后，在sio2层61上涂覆厚度在1μm到2μm的光刻胶层62，通过光刻、显影形成图案63。接下来，以有图案63的光刻胶层62为掩模，在30mtorr到200mtorr压力下，的chf3的通入速度为10sccm到80sccm，o2的通入速度为5sccm到40sccm，蚀刻时间为120sec～600sec，对sio2层61进行蚀刻，以在sio2层61上形成与图案63相同的图案。最后除去光刻胶层62，就可得到图1所示的带有第一掩膜11(即，带有图案的sio2层61)的半导体基材1，并且第一掩膜11上具有窗口区12。

在1mtorr～50mtorr压力下，sf6的通入速度为10sccm到80sccm，o2的通入速度为5sccm到40sccm，蚀刻时间为50sec～150sec，来进行第一次蚀刻的第一蚀刻子步骤。在第一蚀刻子步骤中，sf6和o2的混合气体会对第一沟槽20的侧壁23过蚀刻，从而形成弧面22。

在第一蚀刻子步骤后，停止通入sf6(o2不发生变化)，而通入cl2，cl2的通入速度为10sccm～100sccm，蚀刻时间为20sec～100sec，来进行第一次蚀刻的第二蚀刻子步骤。应注意的是，在第二蚀刻子步骤中，气体为cl2和o2的混合气体。意外发现，cl2和o2的混合气体不但能够对碳化硅半导体基材产生纵向蚀刻，而且与sf6和o2的混合气体相比，cl2和o2的混合气体可在横向上(如图2中箭头26)产生更大蚀刻作用，特别是对第一沟槽20的侧壁23产生横向的钻蚀，这会使第一沟槽20的侧壁23形成为大体帽状的结构(如图9所示)。该帽状结构的顶部91的尺寸大于其中部部分92的尺寸，该结构可使得在接下来的步骤中除去sio2层61(即，第一掩膜11)变得非常方便，这将在下文描述。

接下来，在半导体基材1(包括：第一掩膜11和第一沟槽20的底壁21)上形成第二掩膜30，例如镍膜或铝膜(如图6所示)。例如，可通过磁控溅射来形成镍膜30。镍膜30的厚度可以为50μm到200μm。应注意的是，在形成镍膜30时，由于帽状结构的尺寸较大的顶部91的阻挡作用，仅在sio2层61的顶部表面94上形成镍膜30，而在sio2层61的侧表面93和第一沟槽20的侧壁23上都不存在镍膜30。这样，可使用boe溶液(其含有hf酸成分)来腐蚀掉sio2层61(即，第一掩膜11)并且连带着除去sio2层61上的镍膜30。boe溶液对镍膜30和碳化硅基材1不产生不腐蚀作用，因此第一沟槽20的底壁21上的镍膜30得以保留。这就形成了图3所示的状态。

以镍膜30为掩膜进行第二次蚀刻，以刻蚀半导体基材1暴露的材料区域40以形成第二沟槽41。在1mtorr到50mtorr压力下，sf6的通入速度为10sccm到80sccm、o2的通入速度为5sccm到40sccm，蚀刻时间为200sec到600sec。最后，使用酸液去除镍膜30。例如，常温下，使用镍腐蚀液浸泡2到10min来去除镍膜30。然后，使用现有技术中的方法来将第二沟槽41的底壁81与侧壁42之间形成通过弧面83过渡。这样，就形成了图8所示的状态。从整体上看，在图8所示的第二沟槽41的结构的任何一个拐角处都是通过圆弧平滑的过渡，而不是尖锐的直角，这有助于避免半导体器件在直角结构处因栅极和源极之间漏电而失效。

虽然已经参考优选实施例对本发明进行了描述，但在不脱离本发明的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本发明并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。