半导体元件的制造方法与流程

本发明涉及半导体元件的制造方法。

背景技术：

已知一种半导体元件的制造方法，具备：第1工序，在晶片的主面上形成多个半导体元件；第2工序，在多个半导体元件之间形成劈开槽；以及第3工序，通过对晶片施加荷重，沿着劈开槽将晶片劈开(参照专利文献1)。

现有技术文献

专利文献1：日本特开2003-86900号公报

技术实现要素：

然而，在半导体元件的制造方法中，存在晶片在从排列劈开槽的分割基准线大幅偏移的位置处分割，而半导体元件的制造成品率降低这样的课题。作为一个例子，有时相对晶片的劈开线向晶片的主面内的方位角的方向倾斜地形成多个半导体元件以及劈开槽。在相对晶片的劈开线倾斜地形成多个半导体元件以及劈开槽时，半导体元件的分割线不会被引导到劈开槽，沿着晶片的劈开线分割多个半导体元件。因此，晶片在从排列劈开槽的分割基准线大幅偏移的位置处分割，半导体元件的制造成品率降低。

本发明是鉴于上述课题而完成的，其目的在于提供一种能够提高半导体元件的制造成品率的半导体元件的制造方法。

本发明的半导体元件的制造方法具备：在晶片的主面上，形成沿着第1方向和与第1方向交叉的第2方向排列的多个半导体元件；在多个半导体元件之间形成多个劈开槽群；以及沿着分割基准线将晶片劈开，而使多个半导体元件相互分离。多个劈开槽群配置于分割基准线上。针对多个半导体元件中的、在第1方向以及第2方向上相互相邻的4个半导体元件，配置多个劈开槽群中的至少1个。多个劈开槽群分别包括在分割基准线上配置的多个劈开槽。

根据本发明的半导体元件的制造方法，在多个半导体元件之间形成的多个劈开槽群的各个劈开槽群中包含的多个劈开槽能够以使分割线充分接近分割基准线的方式，校正分割线。包括多个劈开槽的多个劈开槽群能够防止晶片在从分割基准线大幅偏移的位置处分割。本实施方式的半导体元件的制造方法能够提高半导体元件的制造成品率。

附图说明

图1是示出本发明的实施方式1所涉及的半导体元件的制造方法的流程图的图。

图2是示出本发明的实施方式1所涉及的半导体元件的制造方法的一个工序的概略俯视图。

图3是本发明的实施方式1所涉及的半导体元件的制造方法的一个工序的、图2所示的区域iii的概略局部放大俯视图。

图4是本发明的实施方式1所涉及的半导体元件的制造方法的一个工序的、图3所示的剖面线iv-iv的概略局部放大剖面图。

图5是本发明的实施方式1的第1变形例所涉及的半导体元件的制造方法的一个工序的、概略局部放大剖面图。

图6是本发明的实施方式1的第2变形例所涉及的半导体元件的制造方法的一个工序的、概略局部放大剖面图。

图7是示出本发明的实施方式1所涉及的半导体元件的制造方法中的、劈开晶片的工序的概略局部放大立体图。

图8是示出本发明的实施方式1所涉及的半导体元件的制造方法中的、劈开晶片的工序的概略局部放大俯视图。

图9是本发明的实施方式1所涉及的半导体元件的制造方法中的、劈开晶片的工序后的晶片的概略局部放大剖面图。

图10是示出本发明的实施方式1所涉及的半导体元件的制造方法中的、表示利用劈开槽群起到的分割面的校正效果的图形的图。

图11是本发明的实施方式2所涉及的半导体元件的制造方法的一个工序的概略局部放大俯视图。

图12是本发明的实施方式2所涉及的半导体元件的制造方法中的、劈开晶片的工序后的晶片的概略局部放大剖面图。

图13是本发明的实施方式3所涉及的半导体元件的制造方法的一个工序的概略局部放大俯视图。

图14是本发明的实施方式4所涉及的半导体元件的制造方法的一个工序的概略局部放大俯视图。

图15是示出本发明的实施方式5所涉及的半导体元件的制造方法的流程图的图。

图16是示出本发明的实施方式5所涉及的半导体元件的制造方法的一个工序的概略俯视图。

图17是本发明的实施方式5所涉及的半导体元件的制造方法中的、引导槽群的概略局部放大俯视图。

图18是示出本发明的实施方式5所涉及的半导体元件的制造方法中的、劈开晶片的工序的概略局部放大立体图。

图19是示出本发明的实施方式5所涉及的半导体元件的制造方法中的、劈开晶片的工序的概略局部放大俯视图。

图20是示出本发明的实施方式5所涉及的半导体元件的制造方法中的、劈开晶片的工序后的晶片的劈开面中的剖面照片的图。

图21是本发明的实施方式5所涉及的半导体元件的制造方法中的、劈开晶片的工序后的晶片的概略局部放大立体图。

图22是示出比较例的半导体元件的制造方法的一个工序的、概略局部放大俯视图。

图23是示出本发明的实施方式5所涉及的半导体元件的制造方法中的、表示利用引导槽起到的分割线的校正效果的图形的图。

图24是本发明的实施方式6所涉及的半导体元件的制造方法中的、引导槽群的概略局部放大俯视图。

图25是本发明的实施方式7所涉及的半导体元件的制造方法中的、引导槽群的概略局部放大俯视图。

图26是本发明的实施方式8所涉及的半导体元件的制造方法中的、引导槽群的概略局部放大俯视图。

图27是本发明的实施方式9所涉及的半导体元件的制造方法中的、引导槽群的概略局部放大俯视图。

图28是本发明的实施方式10所涉及的半导体元件的制造方法中的、引导槽群的概略局部放大俯视图。

图29是示出本发明的实施方式11所涉及的半导体元件的制造方法的流程图的图。

图30是示出本发明的实施方式11所涉及的半导体元件的制造方法的一个工序的概略俯视图。

图31是本发明的实施方式11所涉及的半导体元件的制造方法中的、引导槽群的概略局部放大俯视图。

图32是本发明的实施方式12所涉及的半导体元件的制造方法中的、引导槽群的概略局部放大俯视图。

图33是本发明的实施方式13所涉及的半导体元件的制造方法中的、引导槽群的概略局部放大俯视图。

图34是本发明的实施方式14所涉及的半导体元件的制造方法中的、引导槽群的概略局部放大俯视图。

图35是示出本发明的实施方式15所涉及的半导体元件的制造方法的流程图的图。

图36是示出本发明的实施方式15所涉及的半导体元件的制造方法的一个工序的概略俯视图。

图37是本发明的实施方式15所涉及的半导体元件的制造方法的一个工序的、图36所示的区域xxxvii的概略局部放大俯视图。

(符号说明)

11：晶片；11m：主面；11s：劈开面；12：半导体元件；13：活性区域；14：分割基准线；15：劈开线；16：分割线；16s：元件分离线；17：无槽分割线；18：劈开起点部；18d：劈开起点槽；19：刀片；20、20b、20c、20j：劈开槽群；20g：间隔；20a1：第1劈开槽群；20a2：第2劈开槽群；21、21c、22、22c、23、23c：劈开槽；21l、22l、23l、w2：槽长；21w、22w、23w、w1：槽宽；25、c1、c2、c3：阶梯差；30、30a、30b、30c、30d、30e、30f、30g、30i：引导槽群；30g：槽间隔；31、31a、31b、31c、31d、31e、31f1、31f2、31g1、31g2、31h1、31h2、31i1、31i2、34、34a、34b、34c、34d、34e、34f2、34f1、34g1、34g2、34h1、34h2、34i1、34i2、35、35a、35b、35c、35d、35e、35f1、35f2、35g1、35g2、35h1、35h2、35i1、35i2：引导槽；32、32a、32b、32c、32d、32e、32f1、32g1、32h1、32i1：第1引导槽；32f2、32g2、32h2、32i2：第3引导槽；32p：第1侧面；32q：第3侧面；32r：第1连接侧面；32s：第2连接侧面；33、33a、33b、33c、33d、33e、33f1、33g1、33h1、33i1：第2引导槽；33f2、33g2、33h2、33i2：第4引导槽；33p：第2侧面；33q：第4侧面；40：锥形槽；42p：第5侧面；42q：第7侧面；42r：第3连接侧面；43p：第6侧面；43q：第8侧面；f：终点；s：起点；s1：槽台阶间隔。

具体实施方式

以下，说明本发明的实施方式。此外，对同一结构附加同一参照编号，其说明不反复。

实施方式1.

参照图1至图10，说明实施方式1所涉及的半导体元件12的制造方法。

参照图1以及图2，本实施方式所涉及的半导体元件12的制造方法具备在晶片11的主面11m(参照图7)的第1区域中，形成沿着第1方向和与第1方向交叉的第2方向排列的多个半导体元件12(s11)。晶片11的材料没有特别限制，但例如，也可以是磷化铟(inp)。特定而言，第2方向也可以与第1方向正交。第1方向也可以与分割基准线14平行。在本实施方式中，相对晶片11的劈开线15，向晶片11的主面11m(参照图7)内的方位角的方向倾斜地形成多个半导体元件12。

在本说明书中，劈开线15意味着晶片11的劈开面11s(参照图7)和晶片11的主面11m的交线。晶片11的劈开面11s意味着具有劈开性的晶片11的结晶面。在本说明书中，分割基准线14意味着成为分割晶片11的基准的线。

多个半导体元件12例如包括半导体层、绝缘层以及电极。例如，也可以使用溅射法、真空蒸镀法或者化学气相生长(cvd)法等，在晶片11的主面11m上沉积半导体层、绝缘层以及电极，形成多个半导体元件12。在本实施方式中，半导体元件12是发光二极管或者半导体激光器，包括活性区域13。从通过分割多个半导体元件12而得到的多个半导体元件12各自的活性区域13，放射光。在本实施方式中，关于活性区域13延伸的方向，相对劈开线15，向晶片11的主面11m(参照图7)内的方位角的方向倾斜地形成。半导体元件12不限于发光二极管或者半导体激光器，例如，也可以是具有纵型构造或者横型构造的晶体管。

参照图1至图3，本实施方式所涉及的半导体元件12的制造方法具备：在晶片11的主面11m的第1区域中的多个半导体元件12之间，形成多个劈开槽群20(s12)；以及在与第1区域不同的晶片11的主面11m(参照图7)的第2区域中形成劈开起点部18(s13)。多个劈开槽群20以及劈开起点部18配置于分割基准线14上。针对多个半导体元件12中的、在第1方向以及第2方向上相互相邻的4个半导体元件12，配置多个劈开槽群20的至少1个。多个劈开槽群20分别包括在分割基准线14上配置的多个劈开槽21、22、23。

针对1根分割基准线14，配置有多个劈开槽群20。分割基准线14位于在第2方向上相互相邻的2个半导体元件12之间。

参照图2、图8以及图9，多个劈开槽群20中的在第1方向上相互相邻的2个劈开槽群20相对活性区域13对称地配置。具体而言，相对活性区域13位于劈开起点部18侧的劈开槽群20与活性区域13之间的第1距离d1等于相对活性区域13位于与劈开起点部18侧相反的一侧的劈开槽群20与活性区域13之间的第2距离d2。第1距离d1被定义为相对活性区域13位于劈开起点部18侧的劈开槽群20与活性区域13的中心线之间的距离。第2距离d2被定义为相对活性区域13位于与劈开起点部18侧相反的一侧的劈开槽群20与活性区域13的中心线之间的距离。

在本实施方式中，多个劈开槽群20被形成为未与活性区域13相接。相对劈开线15，在晶片11的主面11m内，向方位角的方向倾斜地形成多个劈开槽21、22、23。排列多个劈开槽21、22、23的方向与活性区域13延伸的方向正交。

形成多个劈开槽群20(s12)和形成劈开起点部18(s13)既可以首先进行某一方，也可以同时进行两者。形成多个劈开槽群20(s12)和形成劈开起点部18(s13)也可以与形成沿着元件分离线16s配置的半导体元件12的元件分离槽(未图示)同时进行。由此，能够缩短半导体元件12的制造时间。元件分离线16s位于在第1方向上相互相邻的2个半导体元件12之间。

形成多个劈开槽群20也可以包括对晶片11进行蚀刻。形成劈开起点部18也可以包括形成劈开起点槽(18)。劈开起点部18也可以是劈开起点槽(18)。在劈开起点部18是劈开起点槽(18)的情况下，形成劈开起点部18也可以包括对晶片11进行蚀刻。多个劈开槽群20以及劈开起点槽(18)也可以在共同的工序中形成。在共同的工序中形成多个劈开槽群20以及劈开起点槽(18)意味着，在形成多个劈开槽群20的工序中还形成劈开起点槽(18)。在多个劈开槽群20的各个劈开槽群中包含的多个劈开槽21、22、23例如具有10μm的深度。

具体而言，多个劈开槽群20以及劈开起点槽(18)也可以通过使用具有通过光刻工序形成的开口部的掩模对晶片11进行蚀刻来形成。例如，在形成有多个半导体元件12的晶片11的主面11m上，通过溅射法或者等离子体cvd法等，形成二氧化硅(sio2)膜。在sio2膜上形成抗蚀剂。使用光刻工序，在抗蚀剂中形成开口部。

使用形成有开口部的抗蚀剂，对sio2膜进行干蚀刻，而在sio2膜中形成开口部。在对sio2膜进行干蚀刻时，作为蚀刻气体，也可以使用由包含碳、氢、氟等元素的化合物构成的气体。将形成有开口部的sio2膜用作掩模，对晶片11进行蚀刻。该晶片11的蚀刻例如既可以是如引导结合型等离子体反应性离子蚀刻(icp-rie)的干蚀刻，也可以是使用盐酸系的蚀刻剂的湿蚀刻。这样，多个劈开槽群20以及劈开起点槽(18)也可以在共同的蚀刻工序中形成于晶片11。

在本实施方式的半导体元件12的制造方法中，形成多个劈开槽群20也可以包括形成在俯视晶片11的主面11m时具有相互相等的底面的面积的多个劈开槽21、22、23。在俯视晶片11的主面时，多个劈开槽21、22、23具有相互相等的底面的面积，所以在对晶片11进行蚀刻而形成多个劈开槽21、22、23时使用的掩模的开口的面积相同。在同时形成在劈开槽群20中包含的多个劈开槽21、22、23的情况下，能够抑制多个劈开槽21、22、23具有相互不同的深度。根据本实施方式的半导体元件12的制造方法，由多个劈开槽21、22、23起到的朝向分割基准线14的分割线16的校正精度进一步提高，能够进一步抑制从分割基准线14大幅偏移而劈开晶片11。

相对于此，如果掩模的开口面积不同，则形成具有相互不同的深度的多个劈开槽。如果劈开槽的深度相对地深，则在相对地深的劈开槽中晶片11易于破裂。如果劈开槽的深度相对地浅，则相对地浅的劈开槽校正分割线16变得困难。

在本说明书中，分割线16意味着分割面和晶片11的主面11m的交线。在本说明书中，分割面意味着在将晶片11劈开时，晶片11实际上被分割的面。

在本实施方式中，多个劈开槽群20分别包括3个劈开槽21、22、23。多个劈开槽群20分别既可以包括2个劈开槽，也可以包括4个以上的劈开槽。劈开槽22相对劈开槽21，在与劈开起点部18侧相反的一侧(终点f侧)，隔开间隔20g而配置。劈开槽23相对劈开槽22，在与劈开起点部18侧相反的一侧(终点f侧)，隔开间隔20g而配置。劈开槽21与劈开槽22之间的间隔既可以等于劈开槽22与劈开槽23之间的间隔，也可以不同。在相互相邻的多个劈开槽21、22、23之间的间隔20g变大时，劈开槽21、22、23的数量减少。因此，例如，在晶片11由inp的材料构成的情况下，相互相邻的多个劈开槽21、22、23之间的间隔20g优选为100μm以下。

在俯视晶片11的主面11m时，3个劈开槽21、22、23也可以分别在沿着分割基准线14的方向上具有细长的形状。劈开槽21在沿着分割基准线14的方向上具有槽长21l，在与分割基准线14正交的方向上具有槽宽21w。劈开槽22在沿着分割基准线14的方向上具有槽长22l，在与分割基准线14正交的方向上具有槽宽22w。劈开槽23在沿着分割基准线14的方向上具有槽长23l，在与分割基准线14正交的方向上具有槽宽23w。劈开槽21的槽宽21w的中心、劈开槽22的槽宽22w的中心以及劈开槽23的槽宽23w的中心也可以位于分割基准线14上。劈开槽21、劈开槽22以及劈开槽23既可以具有相互相同的形状，也可以具有相互不同的形状。槽长21l、槽长22l以及槽长23l既可以相互相等，也可以相互不同。槽宽21w、槽宽22w以及槽宽23w既可以相互相等，也可以相互不同。

例如，在晶片11由inp的材料构成的情况下，多个劈开槽21、22、23也可以分别具有5μm以上且100μm以下、优选具有10μm以上且50μm以下的槽长(21l、22l、23l)。在多个劈开槽21、22、23的槽长(21l、22l、23l)变小时，劈开槽21、22、23的深度变小。在劈开槽21、22、23的槽长(21l、22l、23l)以及深度变小时，由于多个劈开槽21、22、23，难以使分割线16接近分割基准线14。因此，多个劈开槽21、22、23分别优选具有5μm以上的槽长(21l、22l、23l)。在多个劈开槽21、22、23的槽长(21l、22l、23l)变大时，多个劈开槽21、22、23的数量减少。在多个劈开槽21、22、23的数量减少时，难以使分割线16接近分割基准线14。因此，多个劈开槽21、22、23分别优选具有100μm以下的槽长(21l、22l、23l)。

例如，在晶片11由inp的材料构成的情况下，多个劈开槽21、22、23也可以分别具有1μm以上20μm以下、优选具有5μm以上且15μm以下的槽宽(21w、22w、23w)。在多个劈开槽21、22、23的槽宽(21w、22w、23w)变小时，劈开槽21、22、23的深度变小。在劈开槽21、22、23的槽宽(21w、22w、23w)以及深度变小时，由于多个劈开槽21、22、23，难以使分割线16接近分割基准线14。因此，多个劈开槽21、22、23分别优选具有1μm以上的槽宽(21w、22w、23w)。在多个劈开槽21、22、23的槽宽(21w、22w、23w)变大时，多个劈开槽21、22、23的槽宽(21w、22w、23w)的端部大幅远离分割基准线14，由于多个劈开槽21、22、23，难以使分割线16接近分割基准线14。因此，多个劈开槽21、22、23分别优选具有20μm以下的槽宽(21w、22w、23w)。

多个劈开槽21、22、23也可以如图4以及图5所示，在与分割基准线14正交的剖面中，具有v字形状。如图4以及图5所示，多个劈开槽21、22、23的底面也可以在与分割基准线14正交的剖面中，具有v字形状。具有v字形状的多个劈开槽21、22、23例如能够通过对晶片11进行湿蚀刻来形成。也可以如图6所示，多个劈开槽21、22、23在与分割基准线14正交的剖面中，具有矩形的形状。如图6所示，多个劈开槽21、22、23的底面也可以在与分割基准线14正交的剖面中是平坦。

在将形成有如图4以及图5所示的具有v字形状的多个劈开槽21、22、23的晶片11劈开时，应力集中到多个劈开槽21、22、23的v字槽的前端。因此，在具有v字形状的多个劈开槽21、22、23的槽宽(21w、22w、23w)的中心处，晶片11易于被劈开。具有v字形状的多个劈开槽21、22、23能够以更高的精度，使分割线16接近分割基准线14。

本实施方式所涉及的半导体元件12的制造方法也可以还具备对晶片11进行研削加工。本实施方式所涉及的半导体元件12的制造方法也可以还具备在晶片11的与主面11m相反的一侧的晶片11的背面上形成背面电极。

参照图1以及图7至图9，本实施方式所涉及的半导体元件12的制造方法具备将晶片11劈开，而使多个半导体元件12相互分离(s14)。具体而言，从晶片11的背侧按压刀片19，对晶片11附加荷重。晶片11从劈开起点部18沿着劈开线15劈开。例如，在晶片11具有(100)面的主面11m时，劈开面11s是(0-1-1)面，晶片11从劈开起点部18向[01-1]方向或者[0-11]方向劈开。如图2以及图7所示，晶片11从用黑圈表示的起点s向用白圈表示的终点f沿着分割基准线14劈开。在本实施方式中，起点s以及终点f位于分割基准线14上。晶片11从劈开起点部18，在沿着晶片11的主面11m的方向和与晶片11的主面11m正交的晶片11的厚度方向上劈开。

在本实施方式中，在晶片11的主面11m内，相对晶片11的劈开线15，向晶片11的主面11m内的方位角的方向倾斜地形成多个半导体元件12以及多个劈开槽21、22、23。参照图8，作为多个劈开槽21、22、23的排列方向的分割基准线14相对劈开线15偏移方位角θ。劈开线15与后述的无槽分割线17平行。晶片11沿着从劈开起点部18相对分割基准线14倾斜方位角θ的劈开线15分割。晶片11的主面11m内的方位角的方向上的分割基准线14相对劈开线15的斜率例如起因于晶片11的定向平面的角度偏移以及光刻工序中的多个半导体元件12的图案偏移等而产生。

在本实施方式中，在多个半导体元件12之间，形成有多个劈开槽群20。多个劈开槽群20分别包括在分割基准线14上配置的多个劈开槽21、22、23。在多个劈开槽21、22、23内不存在晶片11，相对于此，在多个劈开槽21、22、23的周围，存在晶片11。因此，在多个劈开槽21、22、23各自的边缘部分、即晶片11中的面对多个劈开槽21、22、23的各个的部分，产生应力。

在与劈开起点部18侧相反的一侧(终点f侧)的多个劈开槽21、22、23的第1端部和劈开起点部18侧(起点s侧)的多个劈开槽21、22、23的第2端部，该应力的方向相对分割基准线14正交。通过该应力，在多个劈开槽21、22、23的第1端部，相对分割基准线14倾斜方位角θ的分割线16被校正为接近分割基准线14。通过该应力，在多个劈开槽21、22、23的第1端部，向分割基准线14校正分割线16。

如图9所示，在多个劈开槽21、22、23向分割基准线14校正分割线16时，在分割线16以及分割面中形成阶梯差25。该阶梯差25从多个劈开槽21、22、23，在从劈开起点部18侧向与劈开起点部18相反的一侧的方向(从起点s向终点f的方向)和从晶片11的主面11m向晶片11的背面的方向上延伸。阶梯差25的大小相当于多个劈开槽21、22、23各自中的分割线16以及分割面的校正量。

参照图10，说明劈开槽群20所起到的分割线16的校正效果。图10的横轴的位置x表示沿着分割基准线14的方向上的晶片11内的位置。最接近劈开起点部18的半导体元件12的劈开起点部18侧的位置x被定义为0μm。最远离劈开起点部18的半导体元件12的与劈开起点部18侧相反的一侧的位置x例如也可以是14000μm。图10的纵轴的分割线16的位置y表示位置x处的、分割线16从分割基准线14偏移的大小(分割基准线14与分割线16之间的距离)。

分割基准线14相对劈开线15倾斜方位角θ。因此，在未形成多个劈开槽21、22、23的比较例1中，如图8所示的无槽分割线17所示，随着远离劈开起点部18，分割线16从分割基准线14大幅偏移。在比较例2中，针对在第1方向以及第2方向上相互相邻的4个半导体元件12形成有1个劈开槽。比较例2的劈开槽无法以使分割线16充分接近分割基准线14的方式，校正分割线16。

相对于此，在本实施方式中，针对在第1方向以及第2方向上相互相邻的4个半导体元件12形成有1个劈开槽群20。多个劈开槽群20分别包括3个多个劈开槽21、22、23。本实施方式中的、最远离劈开起点部18的半导体元件12中的分割线16的位置y减少到比较例1的三分之一以下。根据本实施方式，能够通过包括多个半导体元件12之间的多个劈开槽21、22、23的劈开槽群20，以使分割线16充分接近分割基准线14的方式，校正分割线16。

在本实施方式的变形例中，多个劈开槽群分别包括2个劈开槽(例如图36以及图37所示的劈开槽群20j)。本实施方式的变形例中的、最远离劈开起点部18的半导体元件12中的分割线16的位置y减少到比较例1的三分之一以下。在本实施方式的变形例中，也能够通过包括多个半导体元件12之间的2个劈开槽的劈开槽群，以使分割线16充分接近分割基准线14的方式，校正分割线16。

将晶片11劈开而使多个半导体元件12相互分离(s14)也可以包括沿着配置有元件分离槽的元件分离线16s使多个半导体元件12相互分离。

说明本实施方式的半导体元件12的制造方法的效果。

本实施方式的半导体元件12的制造方法具备在晶片11的主面11m的第1区域中，形成沿着第1方向和与第1方向交叉的第2方向排列的多个半导体元件12(s11)。本实施方式的半导体元件12的制造方法具备：在晶片11的主面11m的第1区域中的多个半导体元件12之间，形成多个劈开槽群20(s12)；以及在与第1区域不同的晶片11的主面11m的第2区域中形成劈开起点部18(s13)。本实施方式的半导体元件12的制造方法具备沿着分割基准线14将晶片11劈开而使多个半导体元件12相互分离(s14)。多个劈开槽群20以及劈开起点部18配置于分割基准线14上。针对多个半导体元件12中的、在第1方向以及第2方向上相互相邻的4个半导体元件12，配置多个劈开槽群20的至少1个。多个劈开槽群20分别包括在分割基准线14上配置的多个劈开槽21、22、23。

根据本实施方式的半导体元件12的制造方法，即使分割基准线14相对晶片11的劈开线15向晶片11的主面11m内的方位角的方向倾斜，在多个半导体元件12之间形成的多个劈开槽群20的各个劈开槽群中包含的多个劈开槽21、22、23也能够以使分割线16充分接近分割基准线14的方式，校正分割线16。包括多个劈开槽21、22、23的多个劈开槽群20能够防止晶片11在从分割基准线14大幅偏移的位置处分割。本实施方式的半导体元件12的制造方法能够提高半导体元件12的制造成品率。

在本实施方式的半导体元件12的制造方法中，多个劈开槽21、22、23也可以在与分割基准线14正交的剖面中，具有v字形状。在将晶片11劈开时，应力集中到多个劈开槽21、22、23的v字槽的前端。在具有v字形状的多个劈开槽21、22、23的槽宽(21w、22w、23w)的中心处，晶片11易于被劈开。具有v字形状的多个劈开槽21、22、23能够以更高的精度，使分割线16接近分割基准线14。

在本实施方式的半导体元件12的制造方法中，形成劈开起点部18也可以包括通过对晶片11进行蚀刻来形成劈开起点槽(18)。通过蚀刻形成劈开起点槽(18)抑制在劈开起点槽(18)的周围形成裂缝。根据本实施方式的半导体元件12的制造方法，抑制由于该裂缝而晶片11在从分割基准线14大幅偏移的位置处劈开，能够使晶片11沿着分割基准线14劈开。相对于此，在通过划线在晶片11中形成劈开起点槽(18)时，在劈开起点槽(18)的周围，形成向各种方向延伸的裂缝。通过该裂缝，能够使晶片11在从分割基准线14大幅偏移的位置处劈开。

在本实施方式的半导体元件12的制造方法中，多个劈开槽群20以及劈开起点槽(18)也可以在共同的工序中形成。根据本实施方式的半导体元件12的制造方法，能够减少半导体元件12的制造工序的数量，能够高效地制造半导体元件12。

在本实施方式的半导体元件12的制造方法中，形成多个劈开槽群20也可以包括形成在俯视晶片11的主面11m时具有相互相等的底面的面积的多个劈开槽21、22、23。多个劈开槽21、22、23具有相互相等的底面的面积，所以能够抑制多个劈开槽21、22、23具有相互不同的深度。根据本实施方式的半导体元件12的制造方法，由多个劈开槽21、22、23起到的朝向分割基准线14的分割线16的校正精度进一步提高，能够进一步抑制从分割基准线14大幅偏移而劈开晶片11。

实施方式2.

参照图11以及图12，说明实施方式2所涉及的半导体元件12的制造方法。本实施方式的半导体元件12的制造方法具备基本上与实施方式1的半导体元件12的制造方法同样的工序，起到同样的效果，但主要在以下方面不同。

多个半导体元件12包括活性区域13。多个劈开槽群20a包括：第1劈开槽群20a1，与活性区域13相邻并且相对活性区域13位于劈开起点部18侧；以及第2劈开槽群20a2，与活性区域13相邻并且相对活性区域13位于与劈开起点部18侧相反的一侧。第1劈开槽群20a1以及第2劈开槽群20a2分别包括多个劈开槽21、22、23。形成多个劈开槽群20a包括以使第1劈开槽群20a1与活性区域13之间的第1距离d1大于第2劈开槽群20a2与活性区域13之间的第2距离d2的方式，形成多个劈开槽群20a。

在半导体元件12是半导体激光器或者发光二极管时，阶梯差25使半导体元件12的发光效率降低。在本实施方式的制造方法中，第1劈开槽群20a1与活性区域13之间的第1距离d1大于第2劈开槽群20a2与活性区域13之间的第2距离d2。因此，本实施方式的制造方法中的阶梯差25和活性区域13的距离d4(参照图12)大于实施方式1的制造方法中的阶梯差25和活性区域13的距离d3(参照图9)。根据本实施方式的半导体元件12的制造方法，能够以提高的制造成品率，制造具有提高的发光效率的半导体元件12。

实施方式3.

参照图13，说明实施方式3所涉及的半导体元件12的制造方法。本实施方式的半导体元件12的制造方法具备基本上与实施方式1的半导体元件12的制造方法同样的工序，但主要在以下方面不同。

本实施方式的半导体元件12的制造方法包括形成多个劈开槽群20b。多个劈开槽群20b分别包括多个劈开槽(21b、22b、23b)。与劈开起点部18侧相反的一侧(终点f侧)的多个劈开槽(21b、22b、23b)的第1端部具有随着靠向与劈开起点部18侧相反的一侧(终点f侧)而变得尖细的形状。在本实施方式的半导体元件12的制造方法中，劈开起点部18侧(起点s侧)的多个劈开槽(21b、22b、23b)的第2端部也可以具有随着靠向劈开起点部18侧(起点s侧)而变得尖细的形状。

本实施方式中的多个劈开槽(21b、22b、23b)也可以在与分割基准线14正交的剖面中，具有如图6所示的矩形的形状。多个劈开槽(21b、22b、23b)也可以如图4以及图5所示，在与分割基准线14正交的剖面中，具有v字形状。

说明本实施方式的半导体元件12的制造方法的效果。本实施方式的半导体元件12的制造方法的效果除了与实施方式1的半导体元件12的制造方法同样的效果以外，还主要起到以下的效果。

在本实施方式的半导体元件12的制造方法中，与劈开起点部18侧相反的一侧(终点f侧)的多个劈开槽(21b、22b、23b)的第1端部具有随着靠向与劈开起点部18侧相反的一侧(终点f侧)而变得尖细的形状。在多个劈开槽(21b、22b、23b)各自的边缘部分、即晶片11中的面对多个劈开槽(21b、22b、23b)的各个的部分，产生应力。该应力集中到多个劈开槽(21b、22b、23b)的第1端部的尖细的前端。

在将晶片11劈开时，在多个劈开槽(21b、22b、23b)的第1端部的尖细的前端所处的多个劈开槽(21b、22b、23b)的槽宽的中心处，晶片11易于被劈开。即使多个劈开槽(21b、22b、23b)在与分割基准线14正交的剖面中，具有如图6所示的矩形的形状，在多个劈开槽(21b、22b、23b)的第1端部，相对分割基准线14向方位角的方向倾斜的分割线16能够按照更高的精度以接近分割基准线14的方式校正。这样，能够以高的制造成品率制造多个半导体元件12。

在本实施方式的半导体元件12的制造方法中，劈开起点部18侧的多个劈开槽(21b、22b、23b)的第2端部也可以具有随着靠向劈开起点部18侧而变得尖细的形状。在多个劈开槽(21b、22b、23b)各自的边缘部分、即晶片11中的面对多个劈开槽(21b、22b、23b)的各个的部分，产生应力。该应力集中到多个劈开槽(21b、22b、23b)的第2端部的尖细的前端。

在将晶片11劈开时，在多个劈开槽(21b、22b、23b)的第2端部的尖细的前端所处的多个劈开槽(21b、22b、23b)的槽宽的中心处，晶片11易于被劈开。即使多个劈开槽(21b、22b、23b)在与分割基准线14正交的剖面中，具有如图6所示的矩形的形状，在多个劈开槽(21b、22b、23b)的第2端部，相对分割基准线14向方位角的方向倾斜的分割线16能够按照更高的精度以接近分割基准线14的方式校正。这样，能够以高的制造成品率制造多个半导体元件12。

实施方式4.

参照图14，说明实施方式4所涉及的半导体元件12的制造方法。本实施方式的半导体元件12的制造方法具备基本上与实施方式1的半导体元件12的制造方法同样的工序，但主要在以下方面不同。

本实施方式的半导体元件12的制造方法包括形成多个劈开槽群20c。多个劈开槽群20c分别包括多个劈开槽(21c、22c、23c)。多个劈开槽(21c、22c、23c)分别包括相互相邻的第1劈开槽和第2劈开槽。第2劈开槽相对第1劈开槽，位于与劈开起点部18侧相反的一侧(终点f侧)。

第2劈开槽的第2槽宽比第1劈开槽的第1槽宽窄。例如，劈开槽21c以及劈开槽22c可分别视为第1劈开槽以及第2劈开槽。劈开槽22的槽宽22w比劈开槽21的槽宽21w窄。例如，劈开槽22c以及劈开槽23c可分别视为第1劈开槽以及第2劈开槽。劈开槽23的槽宽23w比劈开槽22的槽宽22w窄。特定而言，与活性区域13相邻并且相对活性区域13位于劈开起点部18侧(起点s侧)的劈开槽群20c包括多个劈开槽(21c、22c、23c)。以随着接近该活性区域13，使多个劈开槽(21c、22c、23c)的槽宽(21w、22w、23w)逐渐减少的方式，构成劈开槽群20c。

说明本实施方式的半导体元件12的制造方法的效果。本实施方式的半导体元件12的制造方法的效果除了与实施方式1的半导体元件12的制造方法同样的效果以外，还主要起到以下的效果。

在本实施方式的半导体元件12的制造方法中，多个劈开槽(21c、22c、23c)分别包括相互相邻的第1劈开槽和第2劈开槽。第2劈开槽相对第1劈开槽，位于与劈开起点部18侧相反的一侧(终点f侧)。第2劈开槽的第2槽宽比第1劈开槽的第1槽宽窄。因此，第2劈开槽相比于第1劈开槽，能够将分割线16校正到分割基准线14的更附近。在多个劈开槽群20c之间，相对分割基准线14向方位角的方向倾斜的分割线16能够按照更高的精度以接近分割基准线14的方式校正。

实施方式5.

参照图15至图21以及图23，说明实施方式5所涉及的半导体元件12的制造方法。

参照图15以及图16，本实施方式的半导体元件12的制造方法具备在晶片11上在夹着分割基准线14的一方的区域和另一方的区域中分别形成多个半导体元件12(s11)。在形成多个半导体元件12(s11)之后的将晶片11劈开(s14)中，晶片11向分割基准线14的箭头方向劈开。晶片11从用黑圈表示的起点s被劈开至用白圈表示的终点f。在本实施方式中，起点s以及终点f位于分割基准线14上。在本实施方式中，分割基准线14和劈开线15相互平行。

晶片11的材料没有特别限制，但例如，也可以是磷化铟(inp)。多个半导体元件12也可以按照矩阵状排列。多个半导体元件12例如包括半导体层、绝缘层以及电极。也可以通过与实施方式1同样的方法，在晶片11上形成多个半导体元件12。在本实施方式中，多个半导体元件12的一对侧面与分割基准线14大致平行地形成。在本实施方式中，半导体元件12是发光二极管，包括活性区域13。从通过分割多个半导体元件12而得到的多个半导体元件12的各个的活性区域13，放射光。在本实施方式中，活性区域13延伸的方向与分割基准线14以及劈开线15正交。半导体元件12不限于发光二极管，例如，也可以是具有纵型构造或者横型构造的晶体管。

参照图15至图17，本实施方式的半导体元件12的制造方法具备在晶片11上形成引导槽群30(s22)。也可以针对1根分割基准线14，形成1个引导槽群30。形成多个引导槽群30(s22)也可以与形成半导体元件12的元件分离槽(未图示)的工序同时进行。由此，能够缩短半导体元件12的制造所花费的时间。

多个引导槽群30的各个引导槽群包括多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)。多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)包括第1引导槽32、第2引导槽33以及引导槽31、34、35。第2引导槽33从第1引导槽32向终点f侧离开地配置。引导槽31从第1引导槽32向起点s侧离开地配置。引导槽34从第2引导槽33向终点f侧离开地配置。引导槽35从引导槽34向终点f侧离开地配置。第1引导槽32和第2引导槽33跨越夹持分割基准线14的一方的区域和另一方的区域地配置。即，第1引导槽32在一方的区域中具有第1侧面32p，在另一方的区域中具有第3侧面32q。第2引导槽33在一方的区域中具有第2侧面33p，在另一方的区域中具有第4侧面33q。

多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)分别在与分割基准线14垂直的方向上具有槽宽度w1，在与分割基准线14平行的方向上具有槽长w2。多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)沿着分割基准线14，相互隔开槽间隔30g地配置。起点s比引导槽群30位于劈开起点槽18d侧。起点s在与分割基准线14垂直的方向上，位于引导槽31的槽宽度w1内。特定而言，起点s也可以在与分割基准线14垂直的方向上，位于多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的槽宽度w1的中心。

槽台阶间隔s1被定义为沿着分割基准线14的引导槽(例如第1引导槽32)的侧面中的远离分割基准线14的一方的侧面(例如第1侧面32p)与分割基准线14之间的距离和分沿着割基准线14的方向的相邻的引导槽(例如第2引导槽33)的侧面中的远离分割基准线14的一方的侧面(例如第2侧面33p)与分割基准线14之间的距离之差。具体而言，槽台阶间隔s1被定义为第1侧面32p和分割基准线14的距离、与第2侧面33p和分割基准线14的距离之间的差。沿着分割基准线14的侧面无需是与分割基准线14严密地平行的侧面。在本实施方式中，第1引导槽32的第1侧面32p和第3侧面32q夹持分割基准线14。分割基准线14通过第1引导槽32的宽度方向的中心。第2引导槽33的第2侧面33p和第4侧面33q夹持分割基准线14。分割基准线14通过第2引导槽33的宽度方向的中心。槽台阶间隔s1是相邻的引导槽的槽宽度w1之差的一半。

例如，在晶片11由inp的材料构成、并且、具有100μm的厚度的情况下，优选槽台阶间隔s1是约5μm以下，槽间隔30g是约10μm至约100μm，槽宽度w1是约10μm至约100μm，引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的深度是约5μm以上。槽宽度w1、槽长w2、槽间隔30g以及槽台阶间隔s1能够根据晶片11的大小及厚度以及、在晶片11内形成的多个半导体元件12的数量等适当地确定。

第1引导槽32的第1侧面32p以及第2引导槽33的第2侧面33p位于夹持分割基准线14的一方的区域。第1引导槽32的第1侧面32p以及第2引导槽33的第2侧面33p是沿着分割基准线14的侧面。第1引导槽32的第1侧面32p以及第2引导槽33的第2侧面33p是沿着从起点s向终点f的方向的侧面。在本实施方式中，起点s位于分割基准线14上，所以沿着分割基准线14的侧面是沿着从起点s向终点f的方向的侧面。

与第1侧面32p对置的第1引导槽32的第3侧面32q位于夹持分割基准线14的另一方的区域。与第2侧面33p对置的第2引导槽33的第4侧面33q位于夹持分割基准线14的另一方的区域。第1引导槽32的第3侧面32q以及第2引导槽33的第4侧面33q是沿着分割基准线14的侧面。第1引导槽32的第1侧面32p和第3侧面32q夹持分割基准线14。第2引导槽33的第2侧面33p和第4侧面33q夹持分割基准线14。

如图17所示，引导槽群30包括多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)。也可以第1引导槽32是从起点s侧起第2个(从纸面上右起第2个)的引导槽，第2引导槽33是从起点s侧起第3个的引导槽。也可以将从终点f侧起第2个(从纸面上左起第2个)的引导槽34视为第1引导槽，将最接近终点f(纸面上最左)的引导槽35视为第2引导槽。也可以将最接近起点s(纸面上最右)的引导槽31视为第1引导槽，将从起点s侧起第2个(从纸面上右起第2个)的引导槽(32)视为第2引导槽。也可以将相互相邻的引导槽视为第1引导槽以及第2引导槽，反复配置该2个引导槽，构成包括多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的引导槽群30。

参照图17以及图18，说明最接近起点s的引导槽31(分割线16是最初接触的引导槽，在图17中纸面上最右的槽)的槽宽度w1。在本实施方式中，最接近起点s的引导槽的槽宽度w1比不形成引导槽群30而将晶片11劈开的比较例的半导体元件12的制造方法中的分割基准线14至分割线16的最大距离的2倍长。例如，如果比较例的半导体元件12的制造方法中的分割基准线14至分割线16的最大距离是约15μm以下，则在如图17所示分割基准线14通过引导槽31的槽宽度w1的中心的情况下，引导槽31的槽宽度w1是约30μm以上即可。

多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)也可以通过使用具有通过光刻工序形成的开口部的掩模对晶片11进行蚀刻来形成。具体而言，在晶片11上，通过溅射法、等离子体化学气相生长(cvd)法等，形成二氧化硅(sio2)膜。在sio2膜上形成抗蚀剂。使用光刻工序，在抗蚀剂中形成开口部。使用形成有开口部的抗蚀剂，对sio2膜进行干蚀刻，在sio2膜中形成开口部。在进行干蚀刻时，也可以使用由碳、氢、氟等化合物构成的气体。将形成有开口部的sio2膜用作掩模，对晶片11进行蚀刻。该晶片11的蚀刻例如也可以是如引导结合型反应性离子蚀刻(icp-rie)的干蚀刻。这样，多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)也可以通过对晶片11进行蚀刻来形成。

在本实施方式的半导体元件12的制造方法中形成多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)也可以包括在对晶片11进行干蚀刻之后进而进行湿蚀刻。但是，湿蚀刻需要以不对在形成多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)之前已经形成的多个半导体元件12的特性造成影响的方式进行。

参照图15以及图16，本实施方式的半导体元件12的制造方法也可以还具备形成劈开起点槽18d(s23)。劈开起点槽18d形成于引导槽群30的起点s侧。例如，通过使用由如金刚石的硬质材料构成的针，沿着分割基准线14对晶片11进行划线，形成劈开起点槽18d。形成引导槽群30(s22)和形成劈开起点槽18d(s23)也可以首先进行某一方。

本实施方式的半导体元件12的制造方法也可以在形成引导槽群30(s22)和形成劈开起点槽18d(s23)之后，还具备将晶片11研削加工成预定的厚度。在多个半导体元件12需要背面电极的情况下，本实施方式的半导体元件12的制造方法也可以还具备在晶片11的背面上形成背面电极。

参照图15至图21，本实施方式的半导体元件12的制造方法还具备将晶片11劈开而使多个半导体元件12相互分离(s14)。具体而言，如图18所示，从晶片11的背侧按压刀片19，对晶片11施加荷重。晶片11从劈开起点槽18d沿着劈开线15劈开。如图16以及图17所示，晶片11从用黑圈表示的起点s向用白圈表示的终点f，沿着分割基准线14劈开。在图18中，例如，在晶片11具有(100)面的主面11m时，劈开面11s是(0-1-1)面，晶片11从劈开起点槽18d向[01-1]或者[0-11]方向劈开。

在通过划线形成劈开起点槽18d后，在劈开起点槽18d的周围，形成向各种方向延伸的裂缝。如果无多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)，则可能沿着由于该裂缝而偏移分割基准线14的无槽分割线17(参照图18)，分割晶片11。相对于此，本实施方式的半导体元件12的制造方法具备在晶片11上形成包括包括多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的引导槽群30的引导槽群30(s22)。包括多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的引导槽群30以使由于该裂缝而偏移分割基准线14的分割线16(参照图18)接近分割基准线14的方式校正。

参照图19以及图20，详细说明通过包括多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的引导槽群30校正分割线16。分割线16例如如图19所示，从劈开起点槽18d向第1引导槽32的第1侧面32p侧偏移。在该情况下，分割线16在从分割基准线14偏移几μm至几10μm的位置处，沿着与分割基准线14平行的劈开线15延伸。

分割线16接触到最接近起点s的引导槽31(在图19中纸面上最右的引导槽31)。在劈开方向(从起点s向终点f的方向)上与引导槽31相邻的引导槽(第1引导槽32)的内侧存在引导槽31中的分割线16的延长线的情况下，分割线16不被引导槽31校正。在引导槽31中的分割线16的延长线比第1引导槽32的第1侧面32p接近分割基准线14的情况下，分割线16不会通过引导槽31向分割基准线14的方向校正。具体而言，如图19所示，在引导槽31中的分割线16的延长线向第1引导槽32的内侧位于距离d5的情况下，分割线16不会通过引导槽31向分割基准线14的方向校正。

未通过引导槽31校正的分割线16接触到第1引导槽32。在第1引导槽32中的分割线16的延长线存在于在劈开方向上与第1引导槽32相邻的引导槽(第2引导槽33)的外侧的情况下，通过第1引导槽32向分割基准线14校正分割线16。在第1引导槽32中的分割线16的延长线比第2引导槽33的第2侧面33p远离分割基准线14的情况下，通过第1引导槽32向分割基准线14校正分割线16。具体而言，如图19所示，在第1引导槽32中的分割线16的延长线向第2引导槽33的外侧位于距离d6的情况下，在第1引导槽32的劈开方向侧(终点f侧)的端部，向分割基准线14校正分割线16。与第1引导槽32同样地，在第2引导槽33的劈开方向侧(终点f侧)的端部，将分割线16向分割基准线14校正距离d7。针对多个引导槽(例如第1引导槽32、第2引导槽33、引导槽34)反复该校正，分割线16逐渐接近分割基准线14。

如图20所示，引导槽群30具有15个引导槽。如图20以及图21所示，在多个引导槽(例如第1引导槽32、第2引导槽33、引导槽34)各自的劈开方向侧(终点f侧)的端部处校正分割线16时，在分割线16以及分割面中形成阶梯差c1、c2、c3。阶梯差c1、c2、c3从多个引导槽(例如第1引导槽32、第2引导槽33、引导槽34)，在从劈开起点槽18d侧向与劈开起点槽18d相反的一侧的方向(从起点s向终点f的方向)和从晶片11的主面11m向晶片11的背面的方向上延伸。阶梯差c1、c2、c3各自的大小相当于多个引导槽(例如第1引导槽32、第2引导槽33、引导槽34)各自中的分割线16以及分割面的校正量。阶梯差c1、c2、c3从晶片11的主面11m形成至晶片11的背面。通过多个引导槽(例如第1引导槽32、第2引导槽33、引导槽34)，在晶片11的背面中，也校正偏移分割基准线14的分割面。

参照图22，在比较例的半导体元件12的制造方法中，代替本实施方式的引导槽群30，针对每1个分割基准线14，在晶片11中，形成有1个锥形槽40。锥形槽40的槽宽窄的一侧是劈开方向侧(终点f侧)。锥形槽40具有槽宽朝向终点f收敛的形状。在比较例的半导体元件12的制造方法中，在偏移分割基准线14的分割线16接触到锥形槽40时，沿着锥形槽40的侧面稍微校正分割线16。然而，不会通过锥形槽40，沿着锥形槽40的侧面持续校正分割线16。

相对于此，在本实施方式的半导体元件12的制造方法中，针对每1个分割基准线14，在晶片11中形成有多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)。在多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)内不存在晶片11，相对于此，在多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的周围，存在晶片11。因此，在多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)各自的边缘部分、即晶片11中的面对多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的各个的部分，产生应力。在多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)各自的起点s侧的第1端部和终点f侧的第2端部，不仅是劈开方向，而且在与劈开方向垂直的方向(即引导槽的宽度方向)上也产生应力。

通过该应力，在多个引导槽(例如第1引导槽32、第2引导槽33、引导槽34、35)各自的劈开方向的第2端部处，向分割基准线14校正分割线16。另外，在本实施方式的半导体元件12的制造方法中，针对1个分割基准线14在晶片11中形成多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)，所以能够在多个部位校正偏移分割基准线14的分割线16。因此，多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)能够提高朝向分割基准线14的分割线16的校正精度。

参照图23，槽间隔30g优选尽可能宽。图23的横轴表示分割线16接触到多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)之前的分割线16与分割基准线14之间的距离d1[μm]。图23的纵轴表示通过多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)校正分割线16之后的分割线16与分割基准线14之间的距离d2[μm]。

如图23所示已知，在使多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的槽间隔30g成为20μm时，相比于使多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的槽间隔30g成为10μm时，距离d2接近0μm。该倾向在接触到多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)之前的分割线16与分割基准线14之间的距离d1大的情况下显著。例如，在使多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的槽间隔30g成为20μm时，包括多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的引导槽群30能够使14μm的距离d1减少至2μm的距离d2。在多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的槽间隔30g是20μm以上时，利用多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)起到的朝向分割基准线14的分割线16的校正效果高。

另一方面，在多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的槽间隔30g过大时，引导槽的数量减少，所以利用多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)起到的朝向分割基准线14的分割线16的校正效果成为与无多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的情况相同的程度。因此，多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的槽间隔30g优选为约十几μm以上约几百μm以下。此外，在图23中，多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)分别具有20μm的槽长w2。

如以上所述，在本实施方式的半导体元件12的制造方法中形成包括多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的引导槽群30(s22)也可以包括在对晶片11进行干蚀刻之后进而进行湿蚀刻。在对晶片11进行湿蚀刻后，多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的底面具有朝向多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的槽宽的中心具有锐角的倒三角形的剖面形状。具有倒三角形的剖面形状的多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)能够朝向多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)的槽宽的中心校正分割线16。具有倒三角形的剖面形状的多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)能够更高精度地校正偏移分割基准线14的分割线16。

在上述中，说明了如图19所示，在分割线16从劈开起点槽18d向第1引导槽32的第1侧面32p的方向偏移的情况下，朝向分割基准线14的分割线16的校正。然而，还有时与图1相反地，分割线16从劈开起点槽18d向第1引导槽32的第3侧面32q的方向偏移。在该情况下，第1引导槽32以及第2引导槽33也朝向分割基准线14校正分割线16。即，在分割线16从劈开起点槽18d向第1引导槽32的第3侧面32q的方向偏移的情况下，分割线16不被最接近起点s的引导槽31校正。在第1引导槽32的第3侧面32q的劈开方向(终点f侧)的端部处，向分割基准线14校正分割线16。在第2引导槽33的第4侧面33q的劈开方向(终点f侧)的端部处，向分割基准线14校正分割线16。

说明本实施方式的半导体元件12的制造方法的效果。

在本实施方式的半导体元件12的制造方法中，在将晶片11劈开而使多个半导体元件12相互分离时，多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)向分割基准线14校正分割线16。本实施方式的半导体元件12的制造方法能够抑制从分割基准线14大幅偏移而劈开晶片11。进而，在本实施方式的半导体元件12的制造方法中，不论分割线16从分割基准线14以及劈开起点槽18d向沿着分割基准线14的第1引导槽32的一对侧面(第1侧面32p和第3侧面32q)中的哪一侧偏移，都能够向分割基准线14校正分割线16。

形成多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)也可以与形成半导体元件12的元件分离槽(未图示)的工序同时进行。由此，能够缩短半导体元件12的制造时间。

实施方式6.

参照图24，说明实施方式6所涉及的半导体元件12的制造方法。本实施方式的半导体元件12的制造方法具备基本上与实施方式5的半导体元件12的制造方法同样的工序，但主要在以下方面不同。本实施方式相比于实施方式5，在引导槽群30a中包含的多个引导槽(第1引导槽32a、第2引导槽33a、引导槽31a、34a、35a)的配置、特别是多个引导槽(第1引导槽32a、第2引导槽33a、引导槽31a、34a、35a)针对分割基准线14的位置不同。

在本实施方式的半导体元件12的制造方法中，在晶片11中形成的引导槽群30a中包含的多个引导槽(第1引导槽32a、第2引导槽33a、引导槽31a、34a、35a)的侧面的一个位于分割基准线14上。具体而言，第1引导槽32a的第3侧面32q和第2引导槽33a的第4侧面33q位于分割基准线14上。沿着分割基准线14的多个引导槽(例如第1引导槽32a)的侧面中的、远离分割基准线14的一方的侧面(例如第1侧面32p)与分割基准线14之间的距离和沿着分割基准线14的相邻的引导槽(例如第2引导槽33)的侧面中的、远离分割基准线14的一方的侧面(例如第2侧面33p)与分割基准线14之间的距离的差被定义为槽台阶间隔s1。本实施方式中的槽台阶间隔s1成为实施方式5中的槽台阶间隔s1的2倍。

说明本实施方式的半导体元件12的制造方法的效果。本实施方式的半导体元件12的制造方法的效果除了与实施方式5的半导体元件12的制造方法同样的效果以外，还主要起到以下的效果。

在分割线16从起点s向第1引导槽32a的第1侧面32p的方向偏移的情况下，本实施方式的引导槽群30a与实施方式5的引导槽群30同样地，向分割基准线14校正分割线16。本实施方式的半导体元件12的制造方法能够抑制从分割基准线14大幅偏移而劈开晶片11。另外，在通过多个引导槽(第1引导槽32a、第2引导槽33a、引导槽31a、34a、35a)向分割基准线14校正分割线16，而接触到分割基准线14上的多个引导槽(第1引导槽32a、第2引导槽33a、引导槽31a、34a、35a)的侧面(例如第3侧面32q以及第4侧面33q)的情况下，分割线16沿着分割基准线14上的多个引导槽(第1引导槽32a、第2引导槽33a、引导槽31a、34a、35a)的侧面(例如第3侧面32q以及第4侧面33q)延伸。

实施方式7.

参照图25，说明实施方式7所涉及的半导体元件12的制造方法。本实施方式的半导体元件12的制造方法具备基本上与实施方式5的半导体元件12的制造方法同样的工序，但主要在以下方面不同。

在晶片11中形成的引导槽群30b中包含的多个引导槽(第1引导槽32b、第2引导槽33b、引导槽31b、34b、35b)的底面的面积相互相等。例如，第1引导槽32b的底面的面积与第2引导槽33b的底面的面积相同。最接近起点s的引导槽31b的沿着分割基准线14的侧面的一个位于分割基准线14上。第1引导槽32b的第3侧面32q以及第2引导槽33b的第4侧面33q位于夹持分割基准线14的另一方的区域。比第2引导槽33b更终点f侧的引导槽34b、35b的沿着分割基准线14的侧面的一个位于夹持分割基准线14的另一方的区域。

本实施方式的半导体元件12的制造方法中的槽台阶间隔s1可通过晶片11的大小以及厚度、在晶片11内形成的多个半导体元件12的数量、槽宽度w1、槽长w2以及槽间隔30g等适当地确定。

说明本实施方式的半导体元件12的制造方法的效果。本实施方式的半导体元件12的制造方法的效果除了与实施方式5的半导体元件12的制造方法同样的效果以外，还主要起到以下的效果。

在分割线16从起点s向第1引导槽32b的第1侧面32p的方向偏移的情况下，本实施方式的引导槽群30b与实施方式5的引导槽群30同样地，向分割基准线14校正分割线16。本实施方式的半导体元件12的制造方法能够抑制从分割基准线14大幅偏移而劈开晶片11。另外，在通过多个引导槽(第1引导槽32b、第2引导槽33b、引导槽31b、34b、35b)向分割基准线14校正分割线16，而接触到分割基准线14的情况下，分割线16沿着分割基准线14延伸。

在本实施方式的半导体元件12的制造方法中，多个引导槽(第1引导槽32b、第2引导槽33b、引导槽31b、34b、35b)具有相互相等的底面的面积。因此，在对晶片11进行蚀刻来形成多个引导槽(第1引导槽32b、第2引导槽33b、引导槽31b、34b、35b)时使用的掩模的开口的面积相同。在同时形成在引导槽群30b中包含的多个引导槽(第1引导槽32b、第2引导槽33b、引导槽31b、34b、35b)的情况下，抑制多个引导槽(第1引导槽32b、第2引导槽33b、引导槽31b、34b、35b)具有相互不同的深度。根据本实施方式的半导体元件12的制造方法，利用多个引导槽(第1引导槽32b、第2引导槽33b、引导槽31b、34b、35b)起到的朝向分割基准线14的分割线16的校正精度进一步提高，能够进一步抑制从分割基准线14大幅偏移而劈开晶片11。

相对于此，如果掩模的开口面积不同，则形成具有相互不同的深度的多个引导槽。如果引导槽的深度深，则晶片11易于破裂，如果引导槽的深度浅，则分割线16难以校正。

实施方式8.

参照图26，说明实施方式8所涉及的半导体元件12的制造方法。本实施方式的半导体元件12的制造方法具备基本上与实施方式5的半导体元件12的制造方法同样的工序，但主要在以下方面不同。

本实施方式的半导体元件12的制造方法相比于实施方式5的半导体元件12的制造方法，在引导槽群30c中包含的多个引导槽(第1引导槽32c、第2引导槽33c、引导槽31c、34c、35c)的形状中不同。实施方式5的多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)在俯视晶片11的主面11m(参照图18)时具有矩形的形状。相对于此，本实施方式的多个引导槽(第1引导槽32c、第2引导槽33c、引导槽31c、34c、35c)在俯视晶片11的主面11m(参照图18)时具有梯形的形状。

以第1引导槽32c为例子，说明本实施方式的多个引导槽(第1引导槽32c、第2引导槽33c、引导槽31c、34c、35c)的形状。第1侧面32p以及第3侧面32q是沿着分割基准线14的侧面。在本实施方式中，与实施方式5同样地，沿着分割基准线14的侧面(例如第1侧面32p以及第3侧面32q)无需与分割基准线14严密地平行。沿着分割基准线14的侧面也可以不位于分割基准线14上。

在本实施方式中，沿着分割基准线14的侧面是多个引导槽(第1引导槽32c、第2引导槽33c、引导槽31c、34c、35c)具有的侧面中的、与分割基准线14所成的角为锐角的侧面。连接第1侧面32p和第3侧面32q的侧面中的、接近起点s的侧面是第1连接侧面32r，接近终点f的侧面是第2连接侧面32s。第1侧面32p与第1连接侧面32r之间的第1引导槽32c的角α32具有45度以上且小于90度的角度，优选具有80度以上且小于90度的角度。第3侧面32q与第1连接侧面32r之间的第1引导槽32c的角β32具有45度以上且小于90度的角度，优选具有80度以上且小于90度的角度。

在俯视晶片11的主面11m(参照图18)时，表示第1连接侧面32r的线比表示第2连接侧面32s的线长。在俯视晶片11的主面11m(参照图18)时，第1引导槽32c具有将第2连接侧面32s作为上底且将第1连接侧面32r作为下底的梯形的形状。在本实施方式中，第1引导槽32c的角α32以及第1引导槽32c的角β32具有45度以上且小于90度的角度，所以沿着分割基准线14的引导槽(第1引导槽32c、第2引导槽33c、引导槽31c、34c、35c)的侧面(例如第1侧面32p、第2侧面33p、第3侧面32q以及第4侧面33q)也可以相对分割基准线14具有约45度以下的角度。

在本实施方式中，也与实施方式5同样地，第2侧面33p与分割基准线14之间的距离比第1侧面32p与分割基准线14之间的距离短。在本实施方式中，第1侧面32p以及第2侧面33p相对分割基准线14倾斜。因此，在比较第2侧面33p与分割基准线14之间的距离和第1侧面32p与分割基准线14之间的距离时，比较第1侧面32p的劈开方向(终点f侧)上的端部与分割基准线14之间的距离和与第2侧面33p的劈开方向相反的方向(起点s侧)上的端部与分割基准线14之间的距离。

槽宽度w1在俯视晶片11的主面11m(参照图18)时，被定义为表示连接沿着分割基准线14的一对侧面的一对连接侧面中的接近起点s的连接侧面的线的长度。例如，第1引导槽32c的槽宽度w1在俯视晶片11的主面11m(参照图18)时，是表示第1连接侧面32r的线的长度。槽台阶间隔s1被定义为第1侧面32p的劈开方向(终点f侧)上的端部与分割基准线14之间的距离和与第2侧面33p的劈开方向相反的方向(起点s侧)上的端部与分割基准线14之间的距离之差。

在夹持分割基准线14的一方的区域内，沿着分割基准线14的各引导槽(第1引导槽32c、第2引导槽33c、引导槽31c、34c、35c)的侧面(例如第1侧面32p以及第2侧面33p)相对于分割基准线14的斜率全部相同。在夹持分割基准线14的另一方的区域内，沿着分割基准线14的各引导槽(第1引导槽32c、第2引导槽33c、引导槽31c、34c、35c)的侧面(例如第3侧面32q以及第4侧面33q)相对于分割基准线14的斜率也全部相同。

在本实施方式中，从分割基准线14向第1侧面32p以及第2侧面33p的方向偏移的分割线16与实施方式5同样地，不仅在多个引导槽(第1引导槽32c、第2引导槽33c、引导槽31c、34c、35c)的终点f侧的端部向分割基准线14校正，而且还沿着第1侧面32p以及第2侧面33p向分割基准线14校正。从分割基准线14向第3侧面32q以及第4侧面33q的方向偏移的分割线16与实施方式5同样地，不仅在多个引导槽(第1引导槽32c、第2引导槽33c、引导槽31c、34c、35c)各自的终点f侧的端部向分割基准线14校正，而且还沿着第3侧面32q以及第4侧面33q向分割基准线14校正。

说明本实施方式的半导体元件12的制造方法的效果。本实施方式的半导体元件12的制造方法的效果除了与实施方式5的半导体元件12的制造方法同样的效果以外，还主要起到以下的效果。

本实施方式的引导槽群30c在多个引导槽(第1引导槽32c、第2引导槽33c、引导槽31c、34c、35c)的终点f侧的端部、第1侧面32p、第2侧面33p、第3侧面32q以及第4侧面33q，向分割基准线14校正分割线16。本实施方式的半导体元件12的制造方法能够抑制从分割基准线14大幅偏移而劈开晶片11。

进而，在本实施方式的半导体元件12的制造方法中，沿着分割基准线14的方向的各引导槽(第1引导槽32c、第2引导槽33c、引导槽31c、34c、35c)的一对侧面夹持分割基准线14。因此，不论分割线16从劈开起点槽18d向沿着分割基准线14的第1引导槽32c的一对侧面(第1侧面32p和第3侧面32q)的哪一侧偏移，都能够向分割基准线14校正分割线16。即，在分割线16从分割基准线14向夹持分割基准线14的一方的区域偏移时，通过第1侧面32p以及第2侧面33p校正分割线16。在分割线16从分割基准线14向夹持分割基准线14的另一方的区域偏移时，通过第3侧面32q以及第4侧面33q校正分割线16。

实施方式9.

参照图27，说明实施方式8所涉及的半导体元件12的制造方法。本实施方式的半导体元件12的制造方法具备基本上与实施方式8的半导体元件12的制造方法同样的工序，但主要在以下方面不同。本实施方式相比于实施方式8，引导槽群30d针对分割基准线14的位置不同。

在本实施方式的半导体元件12的制造方法中，在俯视晶片11的主面11m(参照图18)时，在引导槽群30d中包含的多个引导槽(第1引导槽32d、第2引导槽33d、多个引导槽31d、34d、35d)具有梯形的形状。沿着分割基准线14的多个引导槽(第1引导槽32d、第2引导槽33d、引导槽31d、34d、35d)各自的一对侧面的一个位于分割基准线14上。例如，第1引导槽32的第3侧面32q和第2引导槽33的第4侧面33q位于分割基准线14上。

在夹持分割基准线14的一方的区域内，沿着分割基准线14的多个引导槽(第1引导槽32d、第2引导槽33d、引导槽31d、34d、35d)的侧面(例如第1侧面32p以及第2侧面33p)相对于分割基准线14的斜率全部相同。在本实施方式中，从分割基准线14向第1侧面32p以及第2侧面33p的方向偏移的分割线16与实施方式5同样地，不仅在多个引导槽(第1引导槽32d、第2引导槽33d、引导槽31d、34d、35d)的终点f侧的端部向分割基准线14校正，而且还沿着第1侧面32p以及第2侧面33p向分割基准线14校正。

说明本实施方式的半导体元件12的制造方法的效果。本实施方式的半导体元件12的制造方法的效果除了与实施方式8的半导体元件12的制造方法同样的效果以外，还主要起到以下的效果。

在分割线16从起点s向第1引导槽32的第1侧面32p的方向偏移的情况下，本实施方式的引导槽群30d在多个引导槽(第1引导槽32d、第2引导槽33d、引导槽31d、34d、35d)的终点f侧的端部、第1侧面32p以及第2侧面33p中，向分割基准线14校正分割线16。本实施方式的半导体元件12的制造方法能够抑制从分割基准线14大幅偏移而劈开晶片11。另外，通过多个引导槽(第1引导槽32d、第2引导槽33d、引导槽31d、34d、35d)向分割基准线14校正分割线16，而接触到分割基准线14上的多个引导槽(第1引导槽32d、第2引导槽33d、引导槽31d、34d、35d)的侧面(例如第3侧面32q以及第4侧面33q)的情况下，分割线16沿着分割基准线14上的多个引导槽(第1引导槽32d、第2引导槽33d、引导槽31d、34d、35d)的侧面(例如第3侧面32q以及第4侧面33q)延伸。

实施方式10.

参照图28，说明实施方式10所涉及的半导体元件12的制造方法。本实施方式的半导体元件12的制造方法具备基本上与实施方式7的半导体元件12的制造方法同样的工序，但主要在以下方面不同。

本实施方式相比于实施方式7，在引导槽群30e中包含的多个引导槽(第1引导槽32e、第2引导槽33e、引导槽31e、34e、35e)的形状中不同。具体而言，实施方式7的多个引导槽(第1引导槽32b、第2引导槽33b、引导槽31b、34b、35b)在俯视晶片11的主面11m(参照图18)时具有矩形的形状。相对于此，本实施方式的多个引导槽(第1引导槽32e、第2引导槽33e、引导槽31e、34e、35e)在俯视晶片11的主面11m(参照图18)时具有梯形的形状。

以第1引导槽32e为例子，说明本实施方式的多个引导槽(第1引导槽32e、第2引导槽33e、引导槽31e、34e、35e)的形状。第1侧面32p以及第3侧面32q是沿着分割基准线14的侧面。在本实施方式中，与实施方式5同样地，沿着分割基准线14的侧面无需与分割基准线14严密地平行。沿着分割基准线14的侧面也可以不位于分割基准线14上。连接第1侧面32p以及第3侧面32q的侧面中的、接近起点s的侧面是第1连接侧面32r，接近终点f的侧面是第2连接侧面32s。第1侧面32p与第1连接侧面32r之间的第1引导槽32e的角α32具有45度以上且小于90度的角度，优选具有80度以上且小于90度的角度。

在俯视晶片11的主面11m(参照图18)时，表示第1连接侧面32r的线比表示第2连接侧面32s的线长。在俯视晶片11的主面11m(参照图18)时，第1引导槽32e具有将第2连接侧面32s作为上底且将第1连接侧面32r作为下底的梯形的形状。在本实施方式中，第1引导槽32e的角α32具有45度以上且小于90度的角度，所以沿着分割基准线14的多个引导槽(第1引导槽32e、第2引导槽33e、引导槽31e、34e、35e)的侧面(例如第1侧面32p以及第2侧面33p)也可以相对分割基准线14具有约45度以下的角度。

在夹持分割基准线14的一方的区域内，沿着分割基准线14的各引导槽(第1引导槽32e、第2引导槽33e、引导槽31e、34e、35e)的侧面(例如第1侧面32p以及第2侧面33p)相对于分割基准线14的斜率全部相同。在夹持分割基准线14的另一方的区域中，沿着分割基准线14的各引导槽(第1引导槽32e、第2引导槽33e、引导槽31e、34e、35e)的侧面(例如第3侧面32q以及第4侧面33q)相对于分割基准线14的斜率也全部相同。在本实施方式中，从分割基准线14向第1侧面32p以及第2侧面33p的方向偏移的分割线16与实施方式5同样地，不仅在多个引导槽(第1引导槽32e、第2引导槽33e、引导槽31e、34e、35e)的终点f侧的端部向分割基准线14校正，而且还沿着第1侧面32p以及第2侧面33p向分割基准线14校正。

说明本实施方式的半导体元件12的制造方法的效果。本实施方式的半导体元件12的制造方法的效果除了与实施方式7的半导体元件12的制造方法同样的效果以外，还主要起到以下的效果。

在分割线16从起点s向第1引导槽32e的第1侧面32p的方向偏移的情况下，本实施方式的引导槽群30e与实施方式7的引导槽群30b同样地，在多个引导槽(第1引导槽32e、第2引导槽33e、引导槽31e、34e、35e)的终点f侧的端部、第1侧面32p以及第2侧面33p中，向分割基准线14校正分割线16。本实施方式的半导体元件12的制造方法能够抑制从分割基准线14大幅偏移而劈开晶片11。另外，在通过多个引导槽(第1引导槽32e、第2引导槽33e、引导槽31e、34e、35e)向分割基准线14校正分割线16，而接触到分割基准线14的情况下，分割线16沿着分割基准线14延伸。

在本实施方式的半导体元件12的制造方法中，与实施方式7同样地，各引导槽(第1引导槽32e、第2引导槽33e、引导槽31e、34e、35e)的底面的面积相同。因此，在对晶片11进行蚀刻来形成多个引导槽(第1引导槽32e、第2引导槽33e、引导槽31e、34e、35e)时使用的掩模的开口的面积相同。在本实施方式的半导体元件12的制造方法中，在同时形成在引导槽群30e中包含的多个引导槽(第1引导槽32e、第2引导槽33e、引导槽31e、34e、35e)时，能够抑制各引导槽(第1引导槽32e、第2引导槽33e、引导槽31e、34e、35e)的深度不同。根据本实施方式的半导体元件12的制造方法，向分割基准线14的分割线16的校正精度进一步提高，能够进一步抑制从分割基准线14大幅偏移而劈开晶片11。

实施方式11.

参照图29至图31，说明实施方式11所涉及的半导体元件12的制造方法。本实施方式的半导体元件12的制造方法具备基本上与实施方式5的半导体元件12的制造方法同样的工序，但主要在以下方面不同。

参照图29以及图30，本实施方式的半导体元件12的制造方法具备在晶片11上形成多个引导槽群30f(s32)。多个引导槽群30f的各个包括第1引导槽32f1、第2引导槽33f1、第3引导槽32f2、第4引导槽33f2以及引导槽31f1、31f2、34f1、34f2、35f1、35f2。也可以针对1根分割基准线14，形成1个引导槽群30f。

第1引导槽32f1具有位于一方的区域的第1侧面32p。第2引导槽33f1从第1引导槽32f1向终点f侧离开。第2引导槽33f1具有位于一方的区域的第2侧面33p。第3引导槽32f2具有位于另一方的区域的第3侧面32q。第4引导槽33f2从第3引导槽32f2向终点f侧离开。第4引导槽33f2具有位于另一方的区域的第4侧面33q。

在本实施方式的半导体元件12的制造方法中，起点s处于分割基准线14上。起点s处于夹持分割基准线14且处于一方的区域的引导槽(例如第1引导槽32f1以及第2引导槽33f1)与另一方的区域的引导槽(例如第3引导槽32f2以及第4引导槽33f2)之间即可。终点f处于分割基准线14上。第2引导槽33f1比第1引导槽32f1形成于终点f侧。第4引导槽33f2比第3引导槽32f2形成于终点f侧。第1侧面32p、第2侧面33p、第3侧面32q以及第4侧面33q是沿着分割基准线14的多个引导槽(例如第1引导槽32f1、第2引导槽33f1、第3引导槽32f2以及第4引导槽33f2)的侧面中的、接近分割基准线14的侧面。

参照图31，与第1侧面32p对置的第1引导槽32f1的第5侧面42p处于夹持分割基准线14的一方的区域。第5侧面42p与分割基准线14之间的距离比第1侧面32p与分割基准线14之间的距离长。与第2侧面33p对置的第2引导槽33f1的第6侧面43p处于夹持分割基准线14的一方的区域。第6侧面43p与分割基准线14之间的距离比第2侧面33p与分割基准线14之间的距离长。

与第3侧面32q对置的第3引导槽32f2的第7侧面42q处于夹持分割基准线14的另一方的区域。第7侧面42q与分割基准线14之间的距离比第3侧面32q与分割基准线14之间的距离长。与第4侧面33q对置的第4引导槽33f2的第8侧面43q处于夹持分割基准线14的另一方的区域。第8侧面43q与分割基准线14之间的距离比第4侧面33q与分割基准线14之间的距离长。

第2侧面33p与分割基准线14之间的距离比第1侧面32p与分割基准线14之间的距离短。第4侧面33q与分割基准线14之间的距离比第3侧面32q与分割基准线14之间的距离短。各引导槽(第1引导槽32f1、第2引导槽33f1、第3引导槽32f2、第4引导槽33f2、引导槽31f1、31f2、34f1、34f2、35f1、35f2)的底面的面积相同。

也可以在夹持分割基准线14的一方的区域内，反复配置相互相邻的第1引导槽32f1以及第2引导槽33f1。即，与引导槽31f1以及第1引导槽32f1的相对的位置关系、与第2引导槽33f1以及引导槽34f1的相对的位置关系、及与引导槽34f1以及引导槽35f1的相对的位置关系和第1引导槽32f1以及第2引导槽33f1的相对的位置关系相同。也可以在夹持分割基准线14的另一方的区域内，反复配置相互相邻的第3引导槽32f2以及第4引导槽33f2。即，与引导槽31f2以及第3引导槽32f2的相对的位置关系、与第4引导槽33f2以及引导槽34f2的相对的位置关系、及与引导槽34f2以及引导槽35f2的相对的位置关系和第3引导槽32f2以及第4引导槽33f2的相对的位置关系相同。

本实施方式的引导槽群30f向分割基准线14校正偏移分割基准线14的分割线16。在第1侧面32p以及第2侧面33p中，向分割基准线14，校正从分割基准线14向夹持分割基准线14的一方的区域侧偏移的分割线16。另一方面，在第3侧面32q以及第4侧面33q中，向分割基准线14，校正从分割基准线14向夹持分割基准线14的另一方的区域侧偏移的分割线16。

实施方式5的引导槽群30如以下所述，向分割基准线14校正分割线16。分割线16接触到一个引导槽。在该一个引导槽中的分割线16的延长线处于在劈开方向(从起点s向终点f的方向)上相邻的其它引导槽的内侧的情况下，在该一个引导槽中分割线16不被校正。在该一个引导槽中的分割线16的延长线处于在劈开方向(从起点s向终点f的方向)上相邻的其它引导槽的外侧的情况下，在该一个引导槽中分割线16被校正。特定而言，在该一个引导槽的劈开方向(终点f侧)的端部，向分割基准线14校正分割线16。

相对于此，本实施方式的引导槽群30f如以下所述，向分割基准线14校正分割线16。分割线16接触到一个引导槽。在该一个引导槽中的分割线16的延长线处于在劈开方向(从起点s向终点f的方向)上相邻的其它引导槽的内侧的情况下，在该一个引导槽中分割线16被校正。特定而言，在该一个引导槽的与劈开方向相反的方向(起点s侧)的端部，向分割基准线14校正分割线16。在该一个引导槽中的分割线16的延长线处于在劈开方向(从起点s向终点f的方向)上相邻的其它引导槽的外侧的情况下，在该一个引导槽中分割线16不被校正。

说明本实施方式的半导体元件12的制造方法的效果。本实施方式的半导体元件12的制造方法起到基本上与实施方式5的半导体元件12的制造方法同样的效果，但主要在以下方面不同。

在分割线16从起点s向第1引导槽32的第1侧面32p的方向偏移的情况下，本实施方式的引导槽群30f向分割基准线14校正分割线16。本实施方式的半导体元件12的制造方法能够抑制从分割基准线14大幅偏移而劈开晶片11。进而，在本实施方式的半导体元件12的制造方法中，不论分割线16从劈开起点槽18d向沿着分割基准线14的多个引导槽(第1引导槽32f1、第2引导槽33f1、第3引导槽32f2、第4引导槽33f2、引导槽31f1、31f2、34f1、34f2、35f1、35f2)的一对侧面(例如第1侧面32p和第3侧面32q)的哪一侧偏移，都能够向分割基准线14校正分割线16。

在本实施方式的半导体元件12的制造方法中，各引导槽(第1引导槽32f1、第2引导槽33f1、第3引导槽32f2、第4引导槽33f2、引导槽31f1、31f2、34f1、34f2、35f1、35f2)的底面的面积相同。因此，在对晶片11进行蚀刻而形成多个引导槽(第1引导槽32f1、第2引导槽33f1、第3引导槽32f2、第4引导槽33f2、引导槽31f1、31f2、34f1、34f2、35f1、35f2)时使用的掩模的开口的面积相同。在本实施方式的半导体元件12的制造方法中，在同时形成在引导槽群30f中包含的多个引导槽(第1引导槽32f1、第2引导槽33f1、第3引导槽32f2、第4引导槽33f2、引导槽31f1、31f2、34f1、34f2、35f1、35f2)时，能够抑制各引导槽(第1引导槽32f1、第2引导槽33f1、第3引导槽32f2、第4引导槽33f2、引导槽31f1、31f2、34f1、34f2、35f1、35f2)的深度不同。根据本实施方式的半导体元件12的制造方法，向分割基准线14的分割线16的校正精度进一步提高，能够进一步抑制从分割基准线14大幅偏移而劈开晶片11。

实施方式12.

参照图32，说明实施方式12所涉及的半导体元件12的制造方法。本实施方式的半导体元件12的制造方法具备基本上与实施方式11的半导体元件12的制造方法同样的工序，但主要在以下方面不同。

本实施方式相比于实施方式11，在引导槽群30g中包含的多个引导槽(第1引导槽32g1、第2引导槽33g1、第3引导槽32g2、第4引导槽33g2、引导槽31g1、31g2、34g1、34g2、35g1、35g2)的形状中不同。实施方式11的多个引导槽(第1引导槽32f1、第2引导槽33f1、第3引导槽32f2、第4引导槽33f2、引导槽31f1、31f2、34f1、34f2、35f1、35f2)在俯视晶片11的主面11m(参照图18)时具有矩形的形状。相对于此，本实施方式的多个引导槽(第1引导槽32g1、第2引导槽33g1、第3引导槽32g2、第4引导槽33g2、引导槽31g1、31g2、34g1、34g2、35g1、35g2)在俯视晶片11的主面11m(参照图18)时具有梯形的形状。

以第1引导槽32g1为例子，说明本实施方式的多个引导槽(第1引导槽32g1、第2引导槽33g1、第3引导槽32g2、第4引导槽33g2、引导槽31g1、31g2、34g1、34g2、35g1、35g2)的形状。第1侧面32p以及第5侧面42p是沿着分割基准线14的侧面。在本实施方式中，沿着分割基准线14的侧面无需与分割基准线14严密地平行。沿着分割基准线14的侧面也可以不位于分割基准线14上。连接第1侧面32p以及第5侧面42p的侧面中的、接近起点s的侧面是第1连接侧面32r。第1侧面32p与第1连接侧面32r之间的第1引导槽32g1的角α32具有大于90度且135度以下的角度，优选具有大于90度且100度以下的角度。第3侧面32q以及第7侧面42q是沿着分割基准线14的侧面。连接第3侧面32q以及第7侧面42q的侧面中的、接近起点s的侧面是第3连接侧面42r。第3侧面32q与第3连接侧面42r之间的第3引导槽32g2的角β32具有大于90度且135度以下的角度，优选具有大于90度且100度以下的角度。

在夹持分割基准线14的一方的区域内，沿着分割基准线14的各引导槽(例如第1引导槽32g1、第2引导槽33g1、引导槽31g1、34g1、35g1)的一对侧面中的更接近分割基准线14的侧面(例如第1侧面32p、第2侧面33p)相对于分割基准线14的斜率全部相同。在夹持分割基准线14的另一方的区域内，沿着分割基准线14的各引导槽(例如第3引导槽32g2、第4引导槽33g2、引导槽31g2、34g2、35g2)的一对侧面中的更接近分割基准线14的侧面(例如第3侧面32q、第4侧面33q)相对于分割基准线14的斜率也全部相同。各引导槽(第1引导槽32g1、第2引导槽33g1、第3引导槽32g2、第4引导槽33g2、引导槽31g1、31g2、34g1、34g2、35g1、35g2)的底面的面积相同。

在本实施方式的半导体元件12的制造方法中，偏移分割基准线14的分割线16与实施方式11同样地，不仅在多个引导槽(第1引导槽32g1、第2引导槽33g1、第3引导槽32g2、第4引导槽33g2、引导槽31g1、31g2、34g1、34g2、35g1、35g2)的起点s侧的端部向分割基准线14校正，而且还沿着第1侧面32p以及第2侧面33p、或者、沿着第3侧面32q以及第4侧面33q校正。

说明本实施方式的半导体元件12的制造方法的效果。本实施方式的半导体元件12的制造方法的效果除了与实施方式11的半导体元件12的制造方法同样的效果以外，还主要起到以下的效果。

本实施方式的引导槽群30g在多个引导槽(第1引导槽32g1、第2引导槽33g1、第3引导槽32g2、第4引导槽33g2、引导槽31g1、31g2、34g1、34g2、35g1、35g2)的起点s侧的端部、第1侧面32p、第2侧面33p、第3侧面32q以及第4侧面33q中，向分割基准线14校正分割线16。本实施方式的半导体元件12的制造方法能够抑制从分割基准线14大幅偏移而劈开晶片11。

进而，在本实施方式的半导体元件12的制造方法中，沿着分割基准线14的方向的各引导槽(第1引导槽32g1、第2引导槽33g1、第3引导槽32g2、第4引导槽33g2、引导槽31g1、31g2、34g1、34g2、35g1、35g2)的一对侧面(例如第1侧面32p和第3侧面32q)夹持分割基准线14。因此，不论分割线16从劈开起点槽18d向沿着分割基准线14的一对侧面(例如第1侧面32p和第3侧面32q)的哪一侧偏移，都能够向分割基准线14校正分割线16。

在本实施方式的半导体元件12的制造方法中，各引导槽(第1引导槽32g1、第2引导槽33g1、第3引导槽32g2、第4引导槽33g2、引导槽31g1、31g2、34g1、34g2、35g1、35g2)的底面的面积相同。在对晶片11进行蚀刻来形成多个引导槽(第1引导槽32g1、第2引导槽33g1、第3引导槽32g2、第4引导槽33g2、引导槽31g1、31g2、34g1、34g2、35g1、35g2)时使用的掩模的开口的面积相同。因此，在本实施方式的半导体元件12的制造方法中，在同时形成在引导槽群30g中包含的多个引导槽(第1引导槽32g1、第2引导槽33g1、第3引导槽32g2、第4引导槽33g2、引导槽31g1、31g2、34g1、34g2、35g1、35g2)时，能够抑制各引导槽(第1引导槽32g1、第2引导槽33g1、第3引导槽32g2、第4引导槽33g2、引导槽31g1、31g2、34g1、34g2、35g1、35g2)的深度不同。根据本实施方式的半导体元件12的制造方法，向分割基准线14的分割线16的校正精度进一步提高，能够进一步抑制从分割基准线14大幅偏移而劈开晶片11。

实施方式13.

参照图33，说明实施方式13所涉及的半导体元件12的制造方法。本实施方式的半导体元件12的制造方法具有基本上与实施方式11的半导体元件12的制造方法同样的工序，起到同样的效果，但主要在以下方面不同。

本实施方式相比于实施方式11，在多个引导槽(第1引导槽32h1、第2引导槽33h1、第3引导槽32h2、第4引导槽33h2、引导槽31h1、31h2、34h1、34h2、35h1、35h2)的配置中不同。在实施方式11中，第1引导槽32f1和第3引导槽32f2夹着分割基准线14镜面对称地配置，第2引导槽33f1和第4引导槽33f2夹着分割基准线14镜面对称地配置。

相对于此，在本实施方式中，第1引导槽32h1和第3引导槽32h2也可以不夹着分割基准线14镜面对称地配置，第2引导槽33h1和第4引导槽33h2也可以不夹着分割基准线14镜面对称地配置。在沿着分割基准线14的方向上，第3引导槽32h2、第4引导槽33h2、引导槽31h2、34h2、35h2也可以配置成相比于第1引导槽32h1、第2引导槽33h1、引导槽31h1、34h1、35h1，向终点f侧(与劈开起点槽18d相反的一侧)偏移。

实施方式14.

参照图34，说明实施方式14所涉及的半导体元件12的制造方法。本实施方式的半导体元件12的制造方法具备基本上与实施方式12的半导体元件12的制造方法同样的工序，起到同样的效果，但主要在以下方面不同。

本实施方式相比于实施方式12，在引导槽群30i中包含的多个引导槽(第1引导槽32i1、第2引导槽33i1、第3引导槽32i2、第4引导槽33i2、引导槽31i1、31i2、34i1、34i2、35i1、35i2)的配置中不同。在实施方式12中，第1引导槽32g1和第3引导槽32g2夹着分割基准线14镜面对称地配置，第2引导槽33g1和第4引导槽33g2夹着分割基准线14镜面对称地配置。

相对于此，在本实施方式中，第1引导槽32i1和第3引导槽32i2也可以不夹着分割基准线14镜面对称地配置，第2引导槽33i1和第4引导槽33i2也可以不夹着分割基准线14镜面对称地配置。在沿着分割基准线14的方向上，第3引导槽32i2、第4引导槽33i2、引导槽31i2、34i2、35i2也可以配置成相比于第1引导槽32i1、第2引导槽33i1、引导槽31i1、34i1、35i1，向终点f侧(与劈开起点槽18d相反的一侧)偏移。

实施方式15.

参照图35至图37，说明实施方式15所涉及的半导体元件12的制造方法。本实施方式的半导体元件12的制造方法具备基本上与实施方式5的半导体元件12的制造方法同样的工序，起到同样的效果，但主要在以下方面不同。

本实施方式的半导体元件12的制造方法还具备形成多个劈开槽群20j(s22)。多个劈开槽群20j的各个劈开槽群包括劈开槽21和劈开槽22。多个劈开槽群20j位于分割基准线14上。多个劈开槽群20j配置于相互相邻的多个半导体元件12之间。晶片11具备多个劈开槽21、22。

在本实施方式的半导体元件12的制造方法中，有时在晶片11上形成多个半导体元件12的工序(s11)中，相对分割基准线14向晶片11的主面11m(参照图18)内的方位角的方向偏移地形成多个半导体元件12。在该情况下，劈开线15相对分割基准线14，向晶片11的主面11m(参照图18)内的方位角的方向偏移。即使通过引导槽群30向分割基准线14校正分割基准线14上的偏移起点s的分割线16，分割线16也从引导槽群30沿着相对分割基准线14倾斜方位角θ的劈开线15延伸。

在本实施方式的半导体元件12的制造方法中，除了引导槽群30以外，还形成多个劈开槽群20j。在多个劈开槽群20j的各个劈开槽群中包含的多个劈开槽21、22各自的边缘部分、即晶片11中的面对多个劈开槽21、22的部分，产生应力。在多个引导槽(第1引导槽32、第2引导槽33、引导槽31、34、35)各自的起点s侧的第1端部和终点f侧的第2端部，不仅是劈开方向，而且在与劈开方向垂直的方向(即引导槽的宽度方向)上也产生应力。通过该应力，在多个引导槽(例如第1引导槽32、第2引导槽33、引导槽34、35)各自的劈开方向上的第2端部，向分割基准线14校正分割线16。

在本实施方式的半导体元件12的制造方法中，在多个半导体元件12之间，形成有多个劈开槽21、22。通过在多个半导体元件12之间，形成多个劈开槽21、22，沿着相对分割基准线14倾斜的劈开线15延伸的分割线16接触到多个劈开槽21、22。多个劈开槽21、22能够在分割线16不从分割基准线14大幅偏移的期间，向分割基准线14校正分割线16。根据本实施方式的半导体元件12的制造方法，相对分割基准线14倾斜方位角θ的分割线16能够按照更高的精度以接近分割基准线14的方式校正。

本次公开的实施方式在所有方面都仅为例示而不限于此。只要不矛盾，也可以组合本次公开的实施方式1至实施方式15中的至少2个。本发明的范围并非上述说明而基于权利要求，包括与权利要求均等的意义以及范围内的所有变更。各实施方式可在本发明的范围内适当地变形或者省略。在各实施方式中例示的各构成要素的尺寸、材质、形状、它们的相对配置等可根据应用本发明的装置的结构、各种条件适当地变更。各图中的各构成要素的尺寸有时与实际的尺寸不同。