形成存储器阵列和逻辑器件的方法与流程

本申请要求2015年10月12日提交的美国临时申请No.62/240,389的权益，并且该申请以引用方式并入本文。

技术领域

本发明涉及非易失性闪速存储器设备，并且更具体地讲，涉及嵌入在与核心和高电压逻辑器件相同的芯片上的闪速存储器的阵列。

背景技术：

分裂栅非易失性存储器设备在本领域中是熟知的。例如，美国专利7,927,994公开了分裂栅非易失性存储器单元。当前，已知在与其他逻辑器件(诸如低电压逻辑器件(核心器件)和较高电压逻辑器件(HV器件))相同的芯片上形成非易失性闪速存储器单元。由高K金属材料(HKMG-金属层下方的高K介电层)制造存储器单元栅极和/或逻辑器件的栅极也是已知的。然而，单独的掩蔽和处理步骤通常用于单独形成存储器单元，核心器件和HV器件，并且用于在衬底的一个区域中形成器件的工艺步骤可能不利地影响在衬底的其他区域中形成的器件。

本发明是用于在与逻辑器件相同的芯片上形成分裂栅非易失性存储器设备以使闪速存储器和逻辑/HV器件之间的相互影响最小化并且在闪速存储器和逻辑/HV器件之间兼容的技术。

技术实现要素：

上述问题和需要通过形成存储器设备的方法来解决，该方法包括提供半导体衬底，该半导体衬底具有存储器阵列区域、核心器件区域和HV器件区域；在存储器阵列区域、核心器件区域和HV器件区域中形成在衬底上方且与该衬底绝缘的第一导电层；在存储器阵列区域、核心器件区域和HV器件区域中形成在第一导电层上方且与该第一导电层绝缘的第二导电层；在存储器阵列区域、核心器件区域和HV器件区域中在第二导电层上方形成第一绝缘层；在存储器阵列区域中蚀刻穿过第一绝缘层以及第一导电层和第二导电层的部分以形成成对的叠堆，其中叠堆中的每个叠堆包括在第一导电层的块上方并且与其绝缘的第二导电层的块；在衬底中形成源极区，其中源极区中的每个源极区设置在成对的叠堆之一的叠堆之间；在存储器阵列区域、核心器件区域和HV器件区域中形成第三导电层；从核心器件区域和HV器件区域移除第三导电层；在存储器阵列区域中在第三导电层上方，并且在核心器件区域和HV器件区域中在第一绝缘层上方形成第二绝缘层；从核心器件区域和HV器件区域移除第一绝缘层和第二绝缘层，以及第一导电层和第二导电层；在核心器件区域和HV器件区域中形成导电栅极，该导电栅极设置在衬底上方并且与其绝缘；移除存储器阵列区域中的第二绝缘层；移除第三导电层的部分以形成与成对的叠堆相邻并且与其绝缘的第三导电层的块；在存储器阵列区域中在邻近第三导电层的块的衬底中形成漏极区；以及在核心器件区域和HV器件区域中在邻近导电栅极的衬底中形成第二源极区和第二漏极区。

形成存储器设备的方法包括提供半导体衬底，该半导体衬底具有存储器阵列区域、核心器件区域和HV器件区域；在存储器阵列区域、核心器件区域和HV器件区域中形成在衬底上方且与该衬底绝缘的第一导电层；在存储器阵列区域、核心器件区域和HV器件区域中形成在第一导电层上方且与该第一导电层绝缘的第二导电层；在存储器阵列区域、核心器件区域和HV器件区域中在第二导电层上方形成第一绝缘层；在存储器阵列区域中蚀刻穿过第一绝缘层以及第一导电层和第二导电层的部分以形成成对的叠堆，其中叠堆中的每个叠堆包括在第一导电层的块上方并且与其绝缘的第二导电层的块；在衬底中形成源极区，其中源极区中的每个源极区设置在成对的叠堆之一的叠堆之间；在存储器阵列区域、核心器件区域和HV器件区域中形成第三导电层；从核心器件区域和HV器件区域移除第三导电层；在存储器阵列区域中在第三导电层上方，并且在核心器件区域和HV器件区域中在第一绝缘层上方形成第二绝缘层；从核心器件区域和HV器件区域移除第一绝缘层和第二绝缘层，以及第一导电层和第二导电层；在核心器件区域和HV器件区域中形成第四导电层，该第四导电层设置在衬底上方并且与其绝缘；移除存储器阵列区域中的第二绝缘层；移除第三导电层的部分以形成与成对的叠堆相邻并且与其绝缘的第三导电层的块；移除第四导电层的部分以在核心器件区域和HV器件区域中形成导电栅极，该导电栅极设置在衬底上方并且与其绝缘；在存储器阵列区域中在邻近第三导电层的块的衬底中形成漏极区；以及在核心器件区域和HV器件区域中在邻近导电栅极的衬底中形成第二源极区和第二漏极区。

通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。

附图说明

图1是衬底的存储器阵列区域、核心器件区域和HV器件区域的侧剖视图。

图2A-图14A是衬底的存储器阵列区域部分(沿字线(WL)方向)的侧剖视图，示出形成存储器单元的步骤。

图2B-图14B是衬底的存储器阵列区域部分(沿位线(BL)方向)的侧剖视图，示出形成存储器单元的步骤。

图2C-图14C是衬底的核心器件区域部分的剖视图，示出形成核心器件的步骤。

图2D-图14D是衬底的HV器件区域部分的剖视图，示出形成HV器件的步骤。

图15A-图17A是衬底的存储器阵列区域部分(沿字线(WL)方向)的侧剖视图，示出形成存储器单元的步骤的另选实施方案。

图15B-图17B是衬底的存储器阵列区域部分(沿位线(BL)方向)的侧剖视图，示出形成存储器单元的步骤的另选实施方案。

图15C-图17C是衬底的核心器件区域部分的剖视图，示出形成核心器件的步骤的另选实施方案。

图15D-图17D是衬底的HV器件区域部分的剖视图，示出形成HV器件的步骤的另选实施方案。

具体实施方式

本发明是在相同芯片上同时形成存储器阵列、核心器件和HV器件的改进工艺。已经发现，通过在工艺中形成用于在衬底的核心器件部分和HV器件部分中形成存储器设备形成的一些材料层并且将这些材料层保持得较长，并且通过在核心器件和HV器件的形成期间用绝缘层覆盖存储器阵列，存储器阵列形成处理与形成具有较低掩模计数的核心器件和HV器件更兼容。目前，随着存储器和逻辑器件尺寸的缩小以及工艺变得越来越复杂，在嵌入式工艺中，使热预算最小化，减小对彼此的影响以及获得类似的拓扑结构变得至关重要。本发明可提供具有更好兼容性的这些工艺和结果。

工艺通过在半导体衬底10(例如，p型衬底)中形成隔离区12(即，STI)而开始。隔离区12将衬底分成三个区域，如图1所示：其中将形成存储器单元的存储器阵列区域14，其中将形成核心逻辑器件的核心器件区域16，以及其中将形成HV逻辑器件的HV器件区域18。图1中的STI隔离在本领域中是熟知的，并且没有进一步描述。

形成存储器单元的工艺示于图2A-图14A(其包括衬底10a的存储器阵列区域14部分沿字线(WL)方向的剖视图)和图2B-图14B(其包括衬底10a的存储器阵列区域14部分沿正交于WL方向的位线(BL)方向的剖视图)中。形成核心器件的工艺示于图2C-图14C(其包括衬底10b的核心器件区域16部分的剖视图)中。形成HV器件的工艺示于图2D-图14D(其包括衬底10c的HV器件区域18部分的剖视图)中。

在衬底表面上形成氧化物层20。在氧化物层20上形成氮化物层22。诸如氧化物层24的硬掩模绝缘体(HM)形成在氮化物层22上。这三个层形成在所有三个衬底区域10a、10b和10c中，如图2A-图2D所示。执行光刻掩模步骤以在衬底10的某些区域上方选择性地形成光致抗蚀剂，并且使用各向异性氧化物、氮化物和硅蚀刻来蚀刻暴露部分以形成沟槽26，该沟槽延伸穿过氧化物24、氮化物22和氧化物20，并且进入到硅衬底10中。这些沟槽26形成在所有三个衬底区域10a-10c中。所得结构示于图3A-图3D中。

氧化物的衬里层28沿着沟槽26的硅壁形成。在结构上方形成氧化物，随后进行氧化物化学机械抛光蚀刻(CMP)，这用STI氧化物绝缘层30填充沟槽26。使用氮化物和氧化物蚀刻来移除氧化物层24和20以及氮化物层22。氧化物层32(FG氧化物)形成在STI氧化物叠堆30之间的暴露硅表面上。多晶硅层34(FG多晶硅)沉积在结构上方，随后进行多晶硅注入或原位掺杂多晶硅，注入退火和多晶硅CMP(使用STI氧化物30作为抛光停止层)。STI氧化物30和FG多晶硅34也可使用自对准STI工艺形成，其中FG多晶硅在STI蚀刻期间被定义并且常规光刻用于定义FG多晶硅。所得结构示于图4A-图4D中。

然后在结构上方形成栅极绝缘体36。优选地，绝缘体36是具有氧化物、氮化物、氧化物子层(ONO)的复合绝缘体。将一层多晶硅(CG多晶硅)38沉积在结构上方。优选地经受注入和退火，或者可使用原位掺杂的多晶硅。硬掩模绝缘体(HM)40，诸如氧化物、氮化物或两者的复合物形成在CG多晶硅上方。可任选地添加缓冲氧化物。经过该步骤，氧化物32、多晶硅34、ONO 36、多晶硅38和HM绝缘体40层已形成在所有三个衬底区域10a-10c中。然后使用光刻掩蔽步骤来用光致抗蚀剂选择性地覆盖存储器阵列区域14的部分，以及所有核心器件区域和HV器件区域16/18。然后使用一系列氧化物、氮化物和多晶硅蚀刻来移除存储器阵列区域14中的缓冲氧化物(如果使用的话)、HM绝缘体40、多晶硅38、ONO 36和多晶硅34的顶部部分的暴露部分。该蚀刻在存储器阵列区域14中留下成对的存储器叠堆结构S1和S2，该成对的存储器叠堆结构将最终形成成对的存储器单元，以及可用于控制栅极和源极线捆扎的附加结构41。所得结构示于图5A-图5D中(在光致抗蚀剂移除之后)。应当注意，叠堆层40/38/36/34保留在核心器件区域和HV器件区域16/18中。

执行氧化物沉积以在存储器阵列区域14的存储器叠堆S1和S2中的CG多晶硅38的暴露侧壁上形成氧化物42。执行氮化物沉积和蚀刻以沿着存储器阵列区域14的存储器叠堆S1和S2的侧面形成氮化物的间隔物44。执行氧化物沉积和蚀刻以沿着存储器阵列区域14的存储器叠堆S1和S2上的氮化物间隔物44形成氧化物的间隔物46。另选地，可以仅使用氧化物间隔物或氮化物间隔物，或者可以使用复合氧化物间隔物/氮化物间隔物。执行光刻掩蔽步骤以覆盖存储器叠堆S1和S2的内部区域(即，叠堆之间的区域，在本文中称为“内部叠堆区”)。执行氧化物蚀刻以移除存储器叠堆S1和S2的外侧(即，在每对叠堆S1和S2的外部部分上的那些区域，在本文中称为“外部叠堆区”)上的氧化物间隔物46。所得结构示于图6A-图6D中(在光致抗蚀剂移除之后)。这些步骤将形成浮栅尖端以易于单元擦除操作中的擦除。它们是任选的，并且可以跳过。另选地，浮栅尖端可形成在面向擦除栅和字线的两个边缘上(即，在内部叠堆区和外部叠堆区两者上)。

执行各向异性多晶硅蚀刻以移除存储器阵列区域14中的内部叠堆区和外部叠堆区两者中的FG多晶硅层34的暴露部分，在控制栅多晶硅块38下面留下多晶硅块34，这些多晶硅块将分别为存储器设备的浮栅和控制栅。然后在外部叠堆区中形成氧化物间隔物48，并且在内部叠堆区中增强氧化物间隔物46(例如，通过高温化学气相氧化物沉积-HTO和氧化物蚀刻)。所得结构示于图7A和图7B中(核心区域和HV区域保持不变，如图7C和图7D所示)。

执行掩蔽步骤以在存储器阵列区域14的外部叠堆区上，以及在核心区域和HV区域16/18上形成光致抗蚀剂50(使存储器阵列区域14的内部叠堆区暴露)。然后执行注入步骤以在内部叠堆区下方的暴露衬底中形成源极区52，其中光致抗蚀剂50保护剩余的结构，如图8A-图8D所示。然后使用湿氧化物蚀刻来移除内部叠堆区中的氧化物间隔物46。在移除光致抗蚀剂50之后，使用隧道氧化物沉积在结构上形成一层氧化物54。执行掩蔽步骤以在除了外部叠堆区之外的结构上形成光致抗蚀剂56。然后执行氧化物蚀刻以移除外部叠堆区中的暴露氧化物54。所得结构示于图9A-图9D中。

然后移除光致抗蚀剂56。然后执行氧化步骤以在外部叠堆区中在衬底表面上形成WL氧化物58，并且在内部叠堆区中在衬底表面上形成源极氧化物60。将一层多晶硅62(WL多晶硅)沉积在结构上方。使用HM层作为蚀刻停止层来执行多晶硅CMP蚀刻，并且如果需要，进一步的多晶硅蚀刻用于向下蚀刻WL多晶硅62的顶部，从而从核心器件区域16和HV器件区域18移除多晶硅层，并且仅在存储器阵列区域14的内部叠堆区和外部叠堆区中留下WL多晶硅62。缓冲绝缘层64沉积在结构上方，如图10A-图10D所示。形成该层64以在核心和HV处理步骤期间保护存储器阵列。层64可以是单独的氧化物或氮化物，或此类绝缘膜的组合。直到此时，核心器件区域和HV器件区域16/18中的HM层40(以及下面的CG多晶硅38，ONO层36等)已经保护这些区域免受前述存储器单元处理步骤的影响。缓冲层64现在将保护存储器阵列区域14免受随后的初始逻辑器件处理步骤的影响。

使用光刻工艺来用光致抗蚀剂覆盖存储器阵列区域14，但使核心器件区域和HV器件区域16/18暴露。然后执行一系列氮化物、氧化物和多晶硅蚀刻以从核心器件区域和HV器件区域16/18移除所有氮化物、氧化物和多晶硅层，从而留下裸露的衬底表面和STI绝缘区30。在光致抗蚀剂移除之后，执行一系列掩蔽步骤和注入步骤以在核心器件区域16中在衬底10中形成P阱66和N阱68，并且在HV器件区域18中在衬底10中形成HP阱70和HN阱72。然后使用氧化步骤在核心器件区域和HV器件区域16/18中在暴露的硅衬底表面上形成HV氧化物层74。所得结构示于图11A-图11D中。

使用光刻工艺来用光致抗蚀剂覆盖HV器件区域18和存储器阵列区域14，但使核心器件区域16暴露。氧化物蚀刻用于从核心器件区域16移除HV氧化物层74。在光致抗蚀剂移除之后，核心栅极氧化用于在核心器件区域16中在衬底上形成氧化物层76。这导致衬底上的氧化物层在HV器件区域18中比在核心器件区域16中厚。然后在结构上方形成多晶硅层。使用光刻工艺在核心器件区域和HV器件区域16/18的选择区域中形成光致抗蚀剂(存储器阵列区域14保持暴露)。多晶硅蚀刻在多晶硅块78留在核心器件区域和HV器件区域16/18中之后进行。所得结构示于图12A-图12D中(在光致抗蚀剂移除之后)。

氧化物蚀刻用于移除存储器阵列区域14中的氧化物层64。对于该步骤可用光致抗蚀剂掩蔽核心器件区域和HV器件区域16/18。然后，执行光刻掩蔽步骤以用光致抗蚀剂覆盖除了存储器阵列区域14的外部叠堆区的选择部分之外的结构。然后使用多晶硅蚀刻来移除多晶硅62的暴露部分，从而留下邻近每个叠堆S1和S2的WL多晶硅块62a(在外部叠堆区中)以及每个叠堆S1和S2之间的多晶硅块62b(在内部叠堆区中)。然后执行掩模和注入工艺以在邻近多晶硅块62a的存储器阵列区域14中形成漏极区80，并且在邻近多晶硅块78的核心区域和HV区域16/18中形成源极区/漏极区82/84。所得结构示于图13A-图13D中(在光致抗蚀剂移除之后)。

然后执行后期处理，该后期处理包括在暴露的多晶硅和衬底表面上形成侧面绝缘间隔物86、硅化物88；在结构上方形成保护绝缘层90；用绝缘层92覆盖结构；通过绝缘层92形成孔或沟槽以暴露存储器单元漏极区，以及逻辑器件的源极、漏极和栅极；以及用导电材料(即，任何适当的金属)填充孔或沟槽以形成竖直延伸的触点94和水平延伸的接触线96。最终结构示于图14A-图14D中。

在存储器阵列区域14中，形成成对的存储器单元，每个存储器单元包括浮栅34、字线栅62a、控制栅38、擦除栅62b、源极52、漏极80，其中沟道区98在源极52和漏极80之间延伸，其中沟道区98的第一部分由浮栅34控制，并且沟道区98的第二部分由字线栅62a控制。在核心器件区域和HV器件区域16/18中，逻辑器件各自包括栅极78、源极82和漏极84。由于与核心器件区域16中的氧化物层相比在栅极78下方更厚的氧化物层74，以及更深的源极结/漏极结82/84，HV器件区域18中的逻辑器件可在较高电压下操作。

图15-图17示出另选实施方案，其开始于图11A-图11D中的结构。在核心器件区域和HV器件区域16/18中形成多晶硅层之后但在选择性地移除该多晶硅层以形成栅极78之前，用光致抗蚀剂100覆盖核心器件区域和HV器件区域16/18，从而使存储器阵列区域14暴露，如图15A-图15D所示。然后执行氧化物蚀刻以从存储器阵列区域14移除氧化物64。在移除光致抗蚀剂100之后，执行另一个掩蔽步骤以用光致抗蚀剂覆盖除了存储器阵列区域14中的叠堆对之间的区域之外的结构。然后使用多晶硅蚀刻来移除存储器阵列区域中的叠堆对之间的多晶硅层的部分，以产生WL栅极62a，如图16A-图16D所示(在光致抗蚀剂移除之后)。然后执行逻辑多晶硅掩模步骤以覆盖除了核心器件区域和HV器件区域16/18的某些部分之外的结构，其中然后执行多晶硅刻蚀以在核心器件区域和HV器件区域16/18中形成栅极78，如图17A-图17D所示。然后执行注入(以形成核心器件区域和HV器件区域的源极区/漏极区，以及在存储器阵列区域中的漏极区)和后期处理(以形成电触点)，如上所述。该另选工艺在WL栅极形成工艺期间通过交换逻辑门和WL栅极形成来使暴露最小化并且保护逻辑门。如果逻辑器件处理被进一步修改为包含SiGe和/或包含HKMG材料(即，金属下面的高K绝缘材料)作为逻辑门和下面的绝缘层的一部分或全部，则该另选工艺也是有益的。

应当理解，本发明不限于上述和本文所示的一个或多个实施方案。例如，本文中对本发明的提及并不旨在限制任何权利要求或权利要求术语的范围，而是仅参考可由一项或多项最终权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求。例如，逻辑门绝缘层74/76可任一者或两者均由高K材料HK(即，具有大于氧化物，诸如HfO2、ZrO2、TiO2、Ta2O5，或其他适当材料的介电常数K的介电常数K)形成。多晶硅层和元件(例如，逻辑门78、字线栅62a、擦除栅62b等)中的任一个可由代替多晶硅的任何适当的导电材料(诸如金属MG)形成。另外，并非所有方法步骤都需要以所示出或所要求的精确顺序进行，而是需要以允许适宜地形成存储器单元和逻辑器件的任意顺序来进行，如本文所述。最后，单个材料层可以被形成为多个此类或类似材料层，反之亦然。

应当指出，如本文所用，术语“在…上方”和“在…上”两者包容地包含“直接在…上”(之间未设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“安装到”包括“直接安装到”(之间没有设置中间材料、元件或空间)和“间接安装到”(之间设置有中间材料、元件或空间)，并且“电耦合至”包括“直接电耦合至”(之间没有将元件电连接在一起的中间材料或元件)和“间接电耦合至”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在之间没有中间材料/元件的情况下在衬底上直接形成元件，以及在之间有一个或多个中间材料/元件的情况下在衬底上间接形成元件。