半导体结构的形成方法与流程
本发明实施例关于避免开口中的导电结构具有孔洞，更特别关于移除悬突的方法。
背景技术：
半导体集成电路产业已经历快速成长。集成电路材料与设计的技术进展，使每一代的集成电路均比前一代的集成电路具有更小且更复杂的电路。在集成电路演进中，随着几何尺寸(以制程所能形成的最小构件或线路)越来越小，功能密度(单位芯片面积所含的内连线装置数目)随之增加。制程尺寸缩小通常具有优点如增加产能并降低相关成本。
在半导体制程(如中段制程或后段制程)中，导电材料用以填入开口或沟槽以形成导电结构(如接点插塞、通孔、或导电线路)。当结构尺寸缩小时，将难以填入小开口或沟槽。
技术实现要素：
本发明一实施例提供的半导体结构的形成方法，包括：形成凹陷于介电层中，且凹陷定义介电层的第一侧壁；沉积第一导电层于介电层的上表面与第一侧壁上，且第一导电层具有第一悬突；采用蚀刻品以移除第一导电层的第一悬突，且蚀刻品是第一导电层的卤化物、cl2、bcl3、spm、sc1、sc2、或上述的组合；以及将第二导电层填入凹陷。
附图说明
图1a与1b是具有悬突的半导体装置于制程的多种阶段中的剖视图。
图2a至2d是一些实施例中，半导体装置于制程的多种阶段中的剖视图。
图3a至3h是其他实施例中，半导体装置于制程的多种阶段中的剖视图。
图4a至4h是其他实施例中，半导体装置于制程的多种阶段中的剖视图。
图5是一些实施例中，制作半导体装置的方法的流程图。
【符号说明】
h1、t1第一厚度
h2、t2第二厚度
h3厚度
w宽度
100、200、300、400半导体装置
101、201、301、401开口
103、204、304、404悬突
110、210、310、410介电层
110b、210b下表面
110c、210c、310c角落区
110s、210s、310s、410s侧壁
110u、210u、303u、310u、410u上表面
120黏着层
130、230、360、460晶种层
140、240、370、470导电层
150孔洞
203、303、403基板
205、305、405装置
207导电结构
220扩散阻障层
235、335、435蚀刻制程
307、309、407区域
320、320'、420衬垫
340、340'氧化物层
320b、420b衬垫底部
330、332层状物
336、436处理
337、437卤化物
339、439hcl
345、445回火制程
355、455还原制程
1010、1020、1030、1040步骤
具体实施方式
下述内容提供的不同实施例或实例可实施本发明实施例的不同结构。特定构件与排列的实施例用以简化本发明而非局限本发明。举例来说，形成第一结构于第二结构上的叙述包含两者直接接触，或两者的间隔有其他额外结构而非直接接触。此外，本发明实施例的多种例子可重复标号及/或符号，但这些重复仅用以简化及清楚说明，而非多种实施例及/或设置之间具有相同标号的单元之间具有相同的对应关系。
此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在附图中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于附图方向。元件亦可转动90或其他角度，因此方向性用语仅用以说明附图中的方向。
图1a与1b是具有悬突问题的半导体装置100于制程中多种阶段的剖视图。如图1所示，半导体装置100包含介电层110于基板(未图示)上。介电层110可为层间介电层或金属间介电层。形成于介电层110中的开口101自介电层110的上表面110u延伸至介电层110。黏着层120形成于介电层110的上表面110u上，以及形成于开口101所露出的介电层110的下表面110b与侧壁110s上。黏着层120可增加介电层110与后续形成于黏着层120上的层状物(如晶种层130)之间的黏着力，其可为或包含扩散阻障层如钛、氮化钛、钽、氮化钽、或类似物。黏着层120的形成方法可为物理气相沉积或任何其他合适的沉积方法。图1a亦显示晶种层130形成于黏着层120上。举例来说，晶种层130的组成可为铜，且其形成方法可为物理气相沉积。如图1a所示，黏着层120与晶种层130的悬突103邻近介电层110的上表面110u与侧壁110s之间的角落区110c。悬凸103可自角落区110c朝开口101凸起，因此减少开口101其邻近介电层110的上表面110u的宽度w，使后续制程难以填入开口101。
图1b是形成导电层140(如铜)于晶种层130上之后的半导体装置100，且导电层140形成导电结构如接点插塞、通烤、与导电线路。由于悬突103造成填充金属夹断，因此导电层140无法完全填入开口101。如此一来，将形成一或多个孔洞150(如开口101中未填有导电层140的空间)。孔洞150会增加接触电阻并降低半导体装置的电性连接的可信度，因此形成不含孔洞的导电结构较有利。
图2a至2d是一些实施例中，半导体装置200于制程的多种阶段中的剖视图。如图2a所示，提供半导体装置200。半导体装置200可为集成电路芯片、系统单芯片、或上述的部份，其可包含多种无源与有源微电子装置如电阻、电容、电感、二极管、及/或晶体管。半导体装置200包含基板203。基板203可为部份的半导体晶片。基板203的组成可为半导体材料如硅、锗、或类似物。在其他实施例中，基板203的组成亦可为化合物材料如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、砷磷化镓、磷化镓铟、上述的组合、或类似物。此外，基板203可为绝缘层上硅基板。一般而言，绝缘层上硅基板包含一层半导体材料如磊晶硅、锗、硅锗、绝缘层上硅、绝缘层上硅锗、或上述的组合。基板可掺杂p型掺质如硼、铝、镓、或类似物；或者掺杂n型掺质如磷、砷、或类似物。
基板203可包含有源及/或无源装置。本技术领域中具有通常知识者应理解，多种装置如晶体管、电容、电阻、电感、上述的组合、或类似物可用以产生半导体装置200的设计所需的结构与功能。图2a至2d仅显示部份的基板203，且图2a中的装置205可包含或至少为装置(如晶体管、电阻、电容、电感、或二极管)的一部份。在一些实施例中，装置205可包含集成电路的电路，其包含多个装置(如晶体管、电阻、电容、电感、或二极管)，以及连接装置以达集成电路的电路功能的内连线结构(如导线与通孔)。基板203与装置205并未图示于图2b至2d，但应理解半导体装置200包含基板203与装置205。虽然图2a至2d仅显示单一开口201与单一装置205，但本技术领域中具有通常知识者应理解，形成于基板203之上或之中的开口201及/或装置205的数目可超过一个。
介电层210形成于基板203上。介电层210可为单层或多层结构。介电层210的组成可为氮化物如氮化硅；氧化物如氧化硅、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃、低介电常数介电物如掺杂碳的氧化物、极低介电常数介电物如掺杂碳的多孔氧化硅、聚合物如聚酰亚胺、类似物、或上述的组合。低介电常数介电材料的介电常数可低于3.9。介电层210的沉积方法可为化学气相沉积、物理气相沉积、原子层沉积、旋转涂布介电物制程、类似方法、或上述的组合。在一实施例中，介电层210直接形成于基板203的上表面上。在其他实施例中，介电层210可形成于基板203上的中间层及/或结构(未图示)上。举例来说，介电层210可为半导体装置200的层间介电层或金属间介电层。
同样如图2a所示，开口201(亦可称作沟槽或凹陷)形成于介电层210中，且其形成方法可为光微影与蚀刻技术如浸润式光微影(immersionphotolithography)、离子束直写(ion-beamwriting)、极紫外线微影(extremeultravioletlithography,euv)、或其他合适制程。在一些实施例中，接着采用已知的沉积方法如化学气相沉积，沉积薄的扩散阻障层220于介电层210的侧壁210s、下表面210b、与上表面210u上。扩散阻障层220的功用是之后形成金属线路及/或金属通孔时，可避免金属原子(如铜原子)扩散至介电层210中。在一实施例中，扩散阻障层220包含钽、氮化钽、钛、氮化钛、氧化镁、类似物、及/或上述的组合。在一实施例中，扩散阻障层220的厚度小于约
如图2b所示的一些实施例，晶种层230形成于扩散阻障层220上。晶种层230可包含导电材料。在一些实施例中，晶种层230的组成为钛、钽、钨、铝、钴、铪、锆、钌、或类似物，且其形成方法可为合适的沉积方法如物理气相沉积或化学气相沉积。晶种层230的厚度可介于约
如图2c所示，蚀刻制程235以蚀刻品移除或减少悬突204。在一些实施例中，可在形成晶种层230的制程腔室(如沉积腔室，未图示)中，临场进行蚀刻制程235。在其他实施例中，蚀刻制程235的制程腔室(如蚀刻腔室)与形成晶种层230的沉积腔室不同，在蚀刻后再把半导体装置200转移回形成晶种层230的沉积腔室(未图示)以进行后续制程。蚀刻品可为蚀刻气体，其包含用以形成晶种层230的金属的卤化物。卤化物为二元化合物，其包含卤素元素(如氟、氯、溴、碘、或砈)与电负度低于或高于卤素的另一元素。如此一来，卤化物可为氟化物、氯化物、溴化物、碘化物、或砈化物。举例来说，若晶种层230的组成为ti，则用于蚀刻制程235的蚀刻品可为卤化物ticl4。在一些实施例中，卤化物(如ticl4)可与其组成金属(如ti)反应，因此移除此金属。在一例中，ti与卤化物ticl4的反应如式(1)所示，其中(g)指的是气态，(s)指的是固态，而x介于1至3之间。
3ticl4(g)+ti(s)→4ticlx(g)式(1)
如式(1)所示，固态ti与气态ticl4反应形成的产物(如ticlx)为气态，因此可轻易移除此产物。用于移除悬突204的蚀刻气体亦可包含h2或ar。本技术领域中具有通常知识者应理解，式(i)的化学反应亦可产生cl2，其与氢气反应形成hcl。如此一来，一些实施例的蚀刻制程235中存在hcl，虽然蚀刻制程235未直接提供hcl至反应腔室(比如用以进行临场蚀刻制程的沉积腔室)。
用于移除/减少悬突的蚀刻品并不限于金属的卤化物。在一些实施例中，移除或减少悬突204的蚀刻品可为干蚀刻气体如cl2或bcl3，湿蚀刻品如spm、sc1、或sc2，上述的组合、或类似物。晶种层230的金属(如ti)与其他蚀刻品的化学反应，如式(2)与式(3)所示。式(1)至式(3)仅用以举例，晶种层230与适当蚀刻品之间的其他可能化学反应，亦属本申请案的范畴。
ti(s)+4hcl(g)→ticl4(g)+2h2(g)式(2)
ti(s)+cl2(g)→ticl4(g)式(3)
在本发明一实施例中，晶种层230的组成为ti，而蚀刻制程235采用的ticl4的流速介于约3标准立方公分/分钟至约50标准立方公分/分钟之间，h2的流速介于约0标准立方公分/分钟至约4000标准立方公分/分钟之间，以及ar的流速介于约0标准立方公分/分钟至约4000标准立方公分/分钟之间。
蚀刻制程235的温度可介于约350℃至约650℃之间，且压力可介于约1torr至约6torr之间。蚀刻制程235移除或减少悬突204，且蚀刻制程235之后部份的晶种层230实质上与下方的扩散阻障层220共形，如图2c所示。
接着如图2d所示，导电层240形成于晶种层230上，且其填入开口201的方法为电镀或无电电镀技术。导电层240可包含铜、铝、钨、钴、钌、上述的合金、或其他合适的导电材料。值得注意的是，由于在形成导电层240前先以蚀刻制程235移除或减少悬突，填入开口201的导电层240不具有孔洞。举例来说，导电层240自开口201的底部延伸至介电层210的上表面210u，而不具有现有技术中开口201内未填满的空间。
在图2d的制程后可进行额外制程。举例来说，可进行化学机械研磨以移除开口201以外(如高于介电210的上表面210u)的导电层240，以形成导电结构如金属线路。此实施例的优点在于避免形成孔洞于导电结构中，因此降低导电结构的电阻并改善电性连接的可信度。
图3a至3h是一些实施例中，半导体装置300于制程的多种阶段中的剖视图。如图3a所示，半导体装置300可为集成电路、系统单芯片、或上述的部份，其可包含多种无源与有源微电子装置如电阻、电容、电感、二极管、及/或晶体管。半导体装置300包含基板303，其可为部份的半导体晶片。基板303可与图2a中的基板203类似，在此不赘述其细节。
基板303可包含有源及/或无源装置。本技术领域中具有通常知识者应理解，多种装置如晶体管、电容、电阻、电感、上述的组合、或类似物可用以产生半导体装置300的设计所需的结构与功能。图3a至3h仅显示部份的基板303，且图3a中的装置305可包含或至少为装置(如晶体管)的一部份。基板303与装置305并未图示于图3b至3h，但应理解半导体装置300包含基板303与装置305。虽然图3a至3h仅显示单一开口301与单一装置305，但本技术领域中具有通常知识者应理解，形成于基板303之上或之中的开口301及/或装置305的数目可超过一个。
接着形成介电层310形成于基板303上。介电层310可为单层或多层结构。介电层310的组成与形成方法可与图2a中的介电层210类似，在此不赘述其细节。在一实施例中，介电层310直接形成于基板303的上表面上。在其他实施例中，介电层310可形成于基板303上的中间层及/或结构(未图示)上。举例来说，介电层310可为半导体装置300的层间介电层或金属间介电层。
同样如图3a所示，开口301(亦可称作沟槽或凹陷)形成于介电层310中，且其形成方法可为光微影与蚀刻技术如浸润式光微影、离子束直写、极紫外线微影(euv)、或其他合适制程。在一些实施例中，开口301产生或定义介电层310的侧壁310s。在图3a的例子中，开口301亦露出开口301的底部的半导体或金属化的区域307。在一些实施例中，区域307包含si、sige、ge、iv族元素、iii-v族化合物、ii-vi族化合物、iii-vi族化合物、金属、合金、上述的组合、或类似物。若区域307存在金属，其可包含任何合适的金属如镍、钛、钴、钨、钽、铂、钌、或钯。区域307亦可为磊晶的半导体区，比如晶体管的源极/漏极区。本发明实施例中的区域307亦可称作硅区，且应理解硅区可包含硅或其他合适的半导体材料或金属合金，如前述用于区域307的材料。在图3a所示的例子中，区域307延伸超出基板303的上表面303u。在其他实施例中，区域307的上表面可与基板303的上表面303u实质上等高(未图示)。
接着以合适的沉积方法如化学气相沉积法，形成薄的衬垫320于开口301的底部的区域307上，以及介电层310的侧壁310s与上表面310u上。衬垫320可为黏着层、晶种层、或扩散阻障层，其可包含钽、氮化钽、钛、氮化钛、氧化锰、类似物、及/或上述的组合。在其他实施例中，衬垫320的组成为钛、钽、钨、铝、钴、铪、锆、或类似物，且其形成方法可为任何合适的沉积方法如化学气相沉积。由于形成衬垫320的高温沉积制程，沉积的衬垫320至少可与硅的区域307的顶部反应以形成硅化物、锗硅化物、或金属合金的区域309。区域309可包含半导体材料与金属、金属堆迭、或两种以上的金属合金的化合物，其中半导体材料可为任何合适的半导体材料如用于半导体的区域307的上述材料(如硅、锗、硅锗、iv族元素、iii-v族化合物、ii-vi族化合物、与iii-vi族化合物)，且金属可为用于形成硅化物的任何合适金属(比如镍、钛、钴、钨、钽、铂、钌、或钯)。举例来说，衬垫320包含钛，其可形成于温度介于300℃至约600℃之间的化学气相沉积的腔室中，且硅化物的区域309包含沉积的钛与硅的区域307反应形成的钛硅。如图3a所示，硅化物的区域309位于硅的区域307其较下部份(未反应)与开口301的底部的衬垫底部320b之间。在一些实施例中，硅化物的区域309的厚度可介于约3nm至约10nm之间。在此实施例中，区域309可称作硅化物的区域309。应理解的是区域309可为或包含硅化物区、锗硅化物区、或金属合金区。
如图3a所示，悬突304形成于介电层310的上表面310u与侧壁310s之间的角落区310c。悬突304自角落区310c朝开口301突出的程度可不似图1a的悬突103突出的这么多，且衬垫320可具有大厚度，特别是围绕介电层310的角落区310c与沿着介电层310的上表面310u的衬垫。在图3a的例子中，角落区310c的衬垫320的第一厚度t1与沿着侧壁310s的衬垫320的第二厚度t2之间的差异(大于1nm)可称作悬突。在其他实施例中，上述厚度差异造成的悬突可大于或小于1nm，端视采用的制程技术及/或开口301的尺寸而定。
如图3b所示，蚀刻制程335以蚀刻品移除或减少悬突304。在一些实施例中，可在形成衬垫320的制程腔室(如沉积腔室，未图示)中，临场进行蚀刻制程335。在其他实施例中，蚀刻制程335的制程腔室(如蚀刻腔室)与形成衬垫320的沉积腔室不同，在蚀刻后再把半导体装置300转移回形成衬垫320的沉积腔室(未图示)以进行后续制程。蚀刻品可为蚀刻气体，其包含用以形成衬垫320的金属的卤化物。在其他实施例中，蚀刻品可为干蚀刻气体如cl2或bcl3，湿蚀刻品如spm、sc1、或sc2，或上述的组合。前述的式(1)为ti与ticl4之间的反应。蚀刻气体亦可包含h2及/或ar，其可与化学反应的副产物(如cl2)反应以形成hcl，如前所述。卤化物337(如ticl4)与hcl339如图3b所示。式(2)与式(3)为其他可能的化学反应。
在本发明一实施例中，衬垫320包含ti，蚀刻制程335采用的ticl4的流速介于约3标准立方公分/分钟至约50标准立方公分/分钟之间，h2的流速介于约0标准立方公分/分钟至约4000标准立方公分/分钟之间，以及ar的流速介于约0标准立方公分/分钟至约4000标准立方公分/分钟之间。蚀刻制程335的温度可介于约350℃至约650℃之间，且压力可介于约1torr至约6torr之间。
图3c是蚀刻制程335之后的半导体装置300。移除或减少悬突303后，保留的衬垫320'在沿着介电层310的上表面310u处具有第一厚度h1，且在沿着介电层310的侧壁310s处具有第二厚度h2。在一些实施例中，第一厚度h1介于约1nm至约4nm之间，而第二厚度h2介于约0nm至约2.5nm之间。用于蚀刻制程335中的卤化物/蚀刻品对其组成的金属(如衬垫320的金属)的蚀刻选择性高于对区域309的蚀刻选择性。如此一来，用于蚀刻制程335的蚀刻品与衬垫320反应，而实质上不与区域309反应；即蚀刻制程335移除或减少衬垫320时，区域309维持原样。如图3c所示，蚀刻制程335后的开口301较佳露出区域309以用于后续制程，且蚀刻制程335未移除或损伤区域309。在一些实施例中，蚀刻制程335完全移除介电层310的侧壁310s上的衬垫320(即第二厚度h2等于0)，并在进行图3d的制程前先进行再沉积制程(未图示)，以形成衬垫320于介电层310的侧壁310s上。
同样如图3c所示，一些实施例中用于蚀刻制程335的卤化物(如ticl4)对其组成的金属(如ti)的蚀刻选择性，高于对其组成的金属的氧化物(如氧化钛)的蚀刻选择性。衬垫320的金属的氧化物(如氧化钛)其形成方法，可为沉积的衬垫320(如钛)与介电层310(如氧化硅)中的氧之间的层间扩散。举例来说，层间扩散可产生沿着介电层310的侧壁310s与上表面310u的衬垫320'(如氧化钛)。如此一来，衬垫可视为具有用于形成衬垫320的金属(如ti)的较外层(未图示于图3c)，以及含有金属的氧化物(如氧化钛)且位于较外层下的较内层(如衬垫320')。在一些实施例中，由于蚀刻制程335其卤化物的蚀刻选择性，蚀刻制程335移除衬垫的较外层(如ti)而保留较内层(如衬垫320'，氧化钛)。较内层(如衬垫320')其氧化物(如氧化钛)的分子密度介于约5％至约10％之间，且此分子密度提供的蚀刻选择性可让蚀刻制程停止于较内层(如衬垫320')。
卤化物对组成金属的蚀刻选择性，高于对组成金属的氧化物的蚀刻选择性，导致蚀刻制程335的自我限制现象，其移除组成金属(如ti)而实质上不攻击组成金属的氧化物(如氧化钛)，因此不需多余的图案化或光微影即可保留衬垫320'以用于后续制程。上述现象为此实施例方法的另一优点。
接着如图3d所示，进行处理336以氧化、氮化、或碳化衬垫320'与硅化物的区域309，以分别形成处理后的层状物330与332。在一些其他实施例中，处理336产生合金化的层状物330与332。在一实施例中，处理336采用nh3以与衬垫320'及硅的区域309反应，因此衬垫320'与硅的区域309或其部份分别转为氮化物的层状物330与332。处理后的层状物330与332可具有一致的厚度h3，其可介于约1nm至约2.5nm之间，不过厚度h3亦可为其他尺寸。值得注意的是，衬垫320'沿着介电层310的上表面310u的第一厚度h1，可大于沿着介电层310的侧壁310s的第二厚度h2(见图3c)，因此沿着介电层310的侧壁310s的衬垫320'可完全氮化成氮化物的层状物330，而沿着介电层310的上表面310u的衬垫320'仅有顶部可转为氮化物的层状物330。开口301其底部露出的硅的区域309可与nh3反应以形成氮化物的层状物332。在衬垫320'包含氧化钛，而硅化物的区域309包含钛硅的实施例中，氮化物的层状物330包含tion，而氮化物的层状物332包含tisin。
接着如图3e所示，进行回火制程345。由于衬垫320(见图3a)的沉积制程形成硅化物的区域309，因此不需特别进行硅化物的回火制程。回火制程345又称作硅化物的回火制程，可增加硅化物的区域309。在一些实施例中，回火制程345采用适当制程如热浸法、突发回火、微秒回火、或激光回火。在回火制程345为热浸法的实施例中，回火制程345的温度介于约450℃至约600℃之间，且历时约10秒至约60秒之间。在回火制程345为突发回火的实施例中，回火制程345的温度介于约600℃至约750℃之间，且历时约1秒至约2秒之间。在回火制程345为微秒回火的实施例中，回火制程345的温度介于约700℃至约900℃之间，且历时约0.25微秒至约2微秒之间。
在一些实施例中，回火制程345形成氧化物层340与340'于处理后的层状物330与332的外表面上。破真空亦可形成氧化物层340与340'，比如在制程腔室之间传送半导体装置300的过程破真空。回火制程345亦转变硅化物的区域309的相及/或组成，因此改变图3e至3h中硅化物的区域309其网点图案以反映上述转变。
接着如图3f所示，进行还原制程355以还原氧化物层340与340'。在一些实施例中，还原反应355采用还原气体，其包含h2、n2、或nh3。在其他实施例中，还原制程355采用等离子体制程，其采用h2等离子体作为还原剂。在一些实施例中，还原制程355将氧化物层340与340'转变回处理后的层状物330与332。
如图3g所示的一些实施例中，形成晶种层360于处理后的层状物330与332上。在一实施例中，晶种层360的组成为铜，且其形成方法为物理气相沉积。然而其他导电膜亦可作为晶种层360。举例来说，晶种层360的组成可为钛、钛合金、铜、及/或铜合金。在图3g的例子中，晶种层360不具有悬突。当晶种层具有悬突时，晶种层360的金属的卤化物可用以移除晶种层360的悬突，与前述消除衬垫320的悬突的方法类似。
如图3h所示，形成导电层370于晶种层360上，以填入开口301。在一些实施例中，导电层370的组成为铜或铜合金，且其形成方法为电镀制程或无电电镀制程。在其他实施例中，导电层370包含铜、铝、钨、钴、钌、上述的合金、或其他合适的导电材料。值得注意的是在形成导电层370之前进行蚀刻制程335以移除悬突，因此填入开口301的导电层370不具有孔洞。举例来说，导电层370自开口301的底部延伸至介电层310的上表面310u，且不似现有技术中的开口301一般具有未填满的空间。
在图3h中的制程后可进行额外制程。举例来说，可进行化学机械研磨制程以移除开口301以外(比如高于介电层310的上表面310u)的导电层370，以形成导电结构如接点插塞。上述实施例的优点在于避免形成孔洞于导电结构中，进而降低导电结构的电阻并改良半导体装置300的电性连接的可信度。
图4a至4h是一些实施例中，半导体装置400于制程的多种阶段的剖视图。图4a至4h中与图3a至3h中的类似构件采用类似标号，差别在图3a至3h中的标号为3字头，而图4a至4h中的标号为4字头。举例来说，图3a中的基板标号为303，而图4a中的基板标号为403。除了特别说明外，图3a至3h与图4a至4h中对应的构件(如基板303与403)具有类似组成，且可由类似方法形成，因此下述内容不赘述其细节。
图4a显示半导体装置400，其基板403具有装置405(如晶体管)。在一些实施例中，衬垫420形成于介电层410的上表面410u上、形成于介电层410的侧壁410s上、以及开口401露出的硅的区域407上。在一些实施例中，衬垫420的形成方法可为任何合适的沉积制程，比如化学气相沉积或物理气相沉积。在一实施例中，衬垫420包含钛，其形成方法可为温度介于约300℃至约600℃之间的物理气相沉积。沉积的衬垫420可与硅的区域407反应以形成硅化物的区域409，且区域409位于硅的区域408的较下部份(未反应)与衬垫底部420b之间，如图4a所示。在一些实施例中，由于沉积制程采用物理气相沉积，因此衬垫420朝向开口401凸起的悬突404，比图3a中以化学气相沉积制程形成的衬垫320的悬突304大。
图4b至4d未显示基板403与装置405，但应理解半导体装置400包含基板403与装置405。虽然图4a至4d仅显示单一开口401与单一装置405，但本技术领域中具有通常知识者应理解，形成于基板403之上或之中的开口401及/或装置405的数目可超过一个。
图4b显示以蚀刻制程435移除或缩小悬突404，其采用衬垫420的金属的卤化物。图4c蚀刻制程435后的半导体装置400。上述蚀刻制程与图3b及3c所述的蚀刻制程335类似，在此不详述其细节。在本发明一实施例中，衬垫420的组成为ti，而蚀刻制程435采用的ticl4的流速介于约3标准立方公分/分钟至约50标准立方公分/分钟之间，h2的流速介于约0标准立方公分/分钟至约4000标准立方公分/分钟之间，以及ar的流速介于约0标准立方公分/分钟至约4000标准立方公分/分钟之间。蚀刻制程435的温度可介于约350℃至约650℃之间，且压力可介于约1torr至约6torr之间。
图4d至4h是蚀刻制程435后的制程步骤，比如处理436、回火制程445、还原制程455、形成晶种层460、以及将导电层470填入开口401。上述制程步骤与图3d至3h所述的制程步骤类似，在此不详述其细节。
本发明实施例仅用以举例。本技术领域中具有通常知识者应理解，许多变化与组合均属本发明范畴。举例来说，图2a至2d的例子为缩小晶种层(如晶种层230)中形成的悬突，而图3a至3h的例子为缩小衬垫(如衬垫320)中形成的悬突。在衬垫与晶种层均具有悬突的情况下，可结合本发明实施例揭露的缩小悬突的方法以缩小悬突或侧壁的衬垫。举例来说，在形成衬垫后，与图3b至3f中类似的制程步骤可用以缩小衬垫的悬突。在形成晶种层于衬垫上后，与图2c至2d中类似的制程步骤可用缩小晶种层的悬突并将金属层填入开口。这些步骤与其他可能的变化均属本发明的范畴。
图5是一些实施例中，形成半导体装置的方法其流程图。应理解的是，图5中方法的实施例仅为许多可能方法的实施例的一。本技术领域中具有通常知识者应理解多种变化、置换、与改良。举例来说，图5中的多种步骤可新增、移除、取代、重排、或重复。
如图5所示的步骤1010，形成凹陷于介电层中，且凹陷定义介电层的第一侧壁。在步骤1020中，沉积第一导电层于介电层的上表面与第一侧壁上，且第一导电层具有悬突。在步骤1030中，采用蚀刻品移除第一导电层的悬突，且蚀刻品第一金属层的金属的卤化物、cl2、bcl3、spm、sc1、sc2、或上述的组合。在步骤1040中，将第二导电层填入凹陷。
上述实施例的优点包含降低导电结构(如接点插塞、通孔、或导电线路)的电阻，以及更可信的电性连接。在后续金属插塞填充制程(如形成导电层240于开口201中)之前，通过移除导电线路层的悬突或侧壁上的导电衬垫，可避免形成孔洞于导电结构中。悬突的移除制程采用衬垫的金属的卤化物作为蚀刻品。除了衬垫的金属的卤化物外，亦可采用其他蚀刻品或化学品如干蚀刻气体(如cl2或bcl3)、湿蚀刻化学品(如spm、sc1、或sc2)、或上述的组合作为蚀刻品。卤化物/蚀刻品与衬垫的金属反应，且实质上不攻击衬垫的金属的氧化物(或含有金属的硅化物区)。如此一来，蚀刻制程可轻易移除组成金属，并保留氮化、氧化、碳化、或合金化的衬垫，以形成自我限制的衬垫以用于后续制程(不需额外图案化步骤)。上述方法可用以减少或移除金属晶种层或黏着层的悬突，且金属晶种层或黏着层的形成方法可为多种沉积技术如物理气相沉积、等离子体增强化学气相沉积、或等离子体增强原子层沉积。
在一些实施例中，方法包含形成凹陷于介电层中，且凹陷定义介电层的第一侧壁。方法亦包含沉积第一导电层于介电层的上表面与侧壁上，且第一导电层具有第一悬突。方法亦包含采用蚀刻品移除第一导电层的第一悬突，且蚀刻品第一导电层的卤化物、cl2、bcl3、spm、sc1、sc2、或上述的组合。方法亦包含将第二导电层填入凹陷。
在一实施例中，上述方法的填入凹陷的第二导电层不具有孔洞。
在一实施例中，上述方法的第一悬突与介电层的上表面与第一侧壁之间的角落相邻。
在一实施例中，上述方法的第一导电层包含第一金属，且第一金属钛、钽、钨、铝、钴、铪、钌、或锆，且移除第一悬突采用的蚀刻气体包含第一金属的卤化物。
在一实施例中，上述方法的第一导电层为晶种层，且方法更包含在沉积晶种层之前，先形成扩散阻障层于介电层的上表面与第一侧壁上，其中扩散阻障层位于介电层与晶种层之间。
在一实施例中，上述方法移除第一悬突与沉积第一导电层的步骤进行于相同的制程腔室中。
在一实施例中，上述方法的第一金属包含钛，且蚀刻气体包含ticl4。
在一实施例中，上述方法更包含在将第二导电层填入凹陷之前，先形成晶种层于第一导电层上。
在一实施例中，上述方法的晶种层具有第二悬突，且方法更包含采用晶种层的第二金属的卤化物移除晶种层的第二悬突。
在一实施例中，上述方法形成凹陷的步骤露出第一区，且第一区包含半导体材料或金属于凹陷底部，其中第一区的顶部与沉积的第一导电层反应以形成第二区，且第二区包含硅化物区、锗硅化物区、或金属合金区。
在一实施例中，上述方法移除第一悬突的步骤实质上不攻击第二区。
在一实施例中，上述方法更包含在移除第一悬突的步骤后且在将第二导电层填入凹陷的步骤前，对第一导电层进行处理；进行回火制程；以及进行还原制程以还原回火制程时形成的氧化物。
在其他实施例中，方法包含形成开口于基板上的介电层中，且开口自介电层的上表面延伸至介电层中；形成第一金属层于介电层的上表面上以及开口露出的介电层的侧壁上，且第一金属层具有悬突。此方法更包含以蚀刻品蚀刻第一金属层以移除悬突，且蚀刻品包含第一金属层的卤化物；以及将第二金属层填入凹陷。
在一实施例中，上述方法中蚀刻第一金属层的步骤更移除介电层的侧壁上的第一金属层。
在一实施例中，上述方法的第一金属层包含钛，且蚀刻品为包含ticl4、h2、与ar的蚀刻气体。
在一实施例中，上述方法的形成第一金属层的步骤形成第一金属层的氧化物，且第一金属层的氧化物接触介电层，其中蚀刻第一金属层的步骤移除第一金属层，并保留至少部份的第一金属层的氧化物。
在一实施例中，上述方法形成第一金属层的步骤形成第一区于开口底部，且第一区包含硅化物区、锗硅化物区、或金属合金区，第一区位于第一金属层与开口下方的的第二区之间，且第二区包含半导体区或金属化区，其中蚀刻第一金属层的步骤移除第一金属层且实质上不移除第一区。
在其他实施例中，方法包含提供基板与其上的介电层，开口位于介电层中，且开口底部露出半导体区。此方法亦包含形成第一金属层以衬垫开口露出的介电层的侧壁、介电层的上表面、以及半导体区的上表面，其中第一金属层具有悬突，且衬垫半导体区的上表面的第一金属层与部份半导体区形成第一区，其中第一区包含硅化物区或锗硅化物区。此方法亦包含蚀刻制程，其采用蚀刻品移除悬突，且蚀刻品第一金属层的卤化物、cl2、bcl3、spm、sc1、sc2、或上述的组合。蚀刻制程移除第一金属层，并实质上保留第一区的原样。上述方法亦形成第二金属层于开口中。第二金属层自开口底部延伸至介电层的上表面，且不具有孔洞。
在一实施例中，上述方法还包括在进行蚀刻制程后，采用nh3的处理以氮化第一金属层。
在一实施例中，上述方法还包括在采用nh3的处理后进行热回火制程；以及在热回火制程后进行还原制程。
上述实施例的特征有利于本技术领域中具有通常知识者理解本发明实施例。本技术领域中具有通常知识者应理解可采用本发明实施例作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解，这些等效置换并未脱离本发明实施例的精神与范畴，并可在未脱离本发明实施例的精神与范畴的前提下进行改变、替换、或更动。
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