3D存储器的蚀刻方法与流程

本发明涉及一种3d存储器的蚀刻方法。

背景技术：

3dnand存储器是一种堆叠数据单元的技术，目前已可实现32层以上，甚至72层数据单元的堆叠。3dnand闪存克服了平面nand闪存的实际扩展极限的限制，进一步提高了存储容量，降低了每一数据位的存储成本，降低了能耗。

在3dnand存储器的制作中，曝光转移到基底上的工艺过程，是其核心步骤，半导体制造中一系列复杂而耗时的蚀刻工艺主要是由相应的曝光机来完成，而其中线宽、套刻(overlay)精度和产量这三个是蚀刻技术发展的重要指标。

现有技术的台阶制作工艺和顶部选择栅极沟槽的制备方法如图1-4所示，包括：图1所示为提供半导体衬底(1)，在半导体衬底(1)上沉积氧化物/氮化物堆叠层，并在堆叠层顶部形成sion层(4)，作为硬掩膜层，通过层层刻蚀，从初始台阶(staircasestack0，简称ss0)层蚀刻形成阶梯式堆叠层；图2所示为在核心区域上形成层间电介质层(interleveldielectric，简称ildc)，通过氧化物沉积形成与栅极层(4)高度齐平且覆盖整个阶梯型蚀刻表面的沉积区域，即层间电介质层(5)，并采用化学机械抛光(cmp)工艺进行表面平坦化；图3所示为蚀刻除去sion层(4)，并采用化学机械抛光工艺进行表面平坦化；图4所示为进行沟道蚀刻，形成顶部栅极层沟槽(6)。

上述工艺存在的问题是，在台阶和顶部选择栅极沟槽的蚀刻工艺中，不能直接检查掩膜对准和套刻精度，使得台阶刻蚀和顶部选择栅极层沟槽刻蚀容易出现套刻偏差。如何检测并尽可能的避免台阶刻蚀和顶部选择栅极层沟槽的对准问题和套刻偏差问题，是目前需要解决的技术难题。

技术实现要素：

本发明的目的是通过以下技术方案实现的。

针对上述存在的问题，本发明提供了一种3d存储器的蚀刻方法，该方法包括：

提供一半导体衬底，在半导体衬底上沉积第一氧化硅/氮化硅堆叠层，在堆叠层顶部形成sion层；

以sion层形成硬掩膜，使得该硬掩膜具有对应顶部选择栅极层的沟槽的图案，利用该硬掩模先刻蚀形成顶部选择栅极层沟槽；

使得该硬掩膜具有对应于台阶结构的掩模图案，利用该硬掩模刻蚀形成台阶结构，最终台阶结构的顶层为部分未蚀刻的硬掩膜层图案；

对顶部选择栅极层的沟槽和台阶区域沉积第二氧化硅层，所述第二氧化硅层填补刻蚀的顶部选择栅极层的沟槽内部，并覆盖台阶表面；

在整个器件之上形成层间介质层，随后采用化学机械抛光工艺进行表面平坦化直至暴露sion层；

去除sion层；

进行沟道通孔蚀刻，形成多个沟道通孔。

优选地，其中衬底包括单晶材料、单晶soi(silicon-on-insulator,绝缘衬底上的硅)结构。

优选地，利用原位水汽生成工艺(issg)生长sion层。

优选地，采用原子层沉积(ald)形成第二氧化硅层。

优选地，采用干蚀刻去除原位水汽生成工艺(issg)形成的sion层。

一种3d存储器，其包括由上述方法中任一项制成的3d存储器。

本发明的优点在于：

本发明提供的蚀刻工艺，由于将形成台阶的掩模和形成顶部选择栅极线(tsg)的掩模合并为一个掩模，使得台阶的刻蚀和顶部选择栅极线(tsg)的刻蚀以同一个硬掩膜、同一个步骤中来实现，相对于现有技术而言，实现了从台阶刻蚀和顶部选择栅极沟槽刻蚀的对准，并且提高了套刻精度，避免了不必要的误差。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1-4是传统的形成半导体蚀刻工艺示意图；

图5-11是本发明实施例中半导体蚀刻工艺示意图。

具体实施方式

下文将参照附图更充分地描述本发明的实施例，本发明的优选实施例在附图中示出。然而，本发明可以以不同的方式实施，而不应被解释为仅限于此处所述的实施例。在整个说明书中相同的附图标记始终指代相同的元件。

本发明公开了一种半导体的蚀刻工艺，根据本发明的一个具体实施方式，其公开了如下步骤：

步骤一、如图5所示，提供一半导体衬底(1)，在半导体衬底上沉积第一氧化硅(2)/氮化硅(3)堆叠层，在堆叠层顶部形成sion层(4)，作为硬掩膜层的基质；其中，衬底(1)可以包括体单晶材料、单晶soi(silicon-on-insulator,绝缘衬底上的硅)结构或其他适合的衬底结构。

步骤二、如图6所示，以sion层作为硬掩膜，通过刻蚀使得该硬掩膜具有对应顶部选择栅极层(tsg)的沟槽(cut)的图案，利用该图案化的硬掩模刻蚀形成顶部选择栅极层沟槽(tsgcut)(6)，同时形成初始台阶(staircasestack0，简称ss0)层。

步骤三、如图7所示，使得该硬掩膜具有对应于台阶结构的掩模图案，通过对硬掩膜和氧化硅(2)/氮化硅(3)堆叠层的多次刻蚀，形成图7所示的台阶结构，最终台阶结构的顶层为部分未蚀刻的硬掩膜层图案；

步骤四、如图8所示，对顶部选择栅极层的沟槽和台阶区域沉积第二氧化硅层(7)，第二氧化硅层(7)用于填补刻蚀的顶部选择栅极层(tsg)的沟槽(6)内部，并覆盖台阶表面；

步骤五、如图9所示，在整个器件之上形成层间介质层(ild)(8)。例如可以采用喷涂、旋涂、cvd沉积等工艺形成低k材料的层间介质层，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、bsg、psg、bpsg)、多孔低k材料(例如二硅三氧烷(ssq)基多孔低k材料、多孔二氧化硅、多孔sioch、掺c二氧化硅、掺f多孔无定形碳、多孔金刚石、多孔有机聚合物)。随后采用化学机械抛光(cmp)工艺进行表面平坦化直至暴露sion层(4)；

步骤六、如图10所示，去除sion层；

步骤七、如图11所示，进行沟道通孔(channelhole，简称ch)蚀刻，形成多个沟道通孔(9)。

优选地，在步骤一中，利用原位水汽生成工艺(in—situsteamgeneration，issg)生长sion层；

生成sion层具体可采用如下步骤：

采用原位水蒸汽氧化工艺(issg，in-situsteamgeneration)在半导体衬底表面形成sio2栅介质；

采用去耦等离子氮化工艺(dpn，decoupledplasmanitridation)对栅介质进行氮的掺杂，从而使sio2栅介质成为sion栅介质；

对sion栅介质进行氮化后退火工艺(pna，postnitridationanneal)，从而修复介质中的等离子体损伤并稳定所掺杂的n。

优选地，在步骤采用原子层沉积(ald)形成阶梯式结构的第二氧化硅层(07)；

优选地，如图10所示，采用干蚀刻去除原位水汽生成工艺形成的sion层；

在本实施例中，所述干法蚀刻的蚀刻气体为包含nf3和nh3的混合物或者包含h2和nf3的混合物。

采用本发明提供的蚀刻工艺，由于将形成台阶的掩模和形成顶部选择栅极线(tsg)的掩模合并为一个掩模，使得初始台阶层的刻蚀和顶部选择栅极线(tsg)沟槽的刻蚀以同一个硬掩膜、在同一个步骤中实现。在刻蚀多层台阶之前，在一个步骤内同时形成了顶部选择栅极线(tsg)沟槽和初始台阶层，在刻蚀台阶之后，采用原子层沉积工艺填充顶部选择栅极线(tsg)沟槽。整体工艺方法相对于现有技术而言，实现了台阶刻蚀和顶部选择栅极沟槽刻蚀的对准，并且提高了套刻精度，避免了不必要的误差。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。