本发明实施例有关于一种芯片封装，特别是关于具备天线元件的芯片封装的结构及其形成方法。
背景技术：
半导体装置被使用于多样的电子应用中，例如个人电脑、手机、数码相机及其他电子装置。制造半导体装置包括在半导体基板上依序沉积绝缘或介电层、导电层、及半导体层，以及利用光微影制程及蚀刻制程将不同材料层图案化以在半导体基板上形成电路组件及元件。
半导体工业通过持续降低特征尺寸的最小尺寸，使得更多组件可被整合至给定的面积中，而持续增进不同电子组件(例如，晶体管、二极管、电阻、电容等)的整合电路密度。输出及输入(i/o)的连接数目显著地增加。为了封装这样的半导体装置，于是发展出小型封装结构，其使用较小的面积或是具有较低的高度。
为了增进半导体装置的密度及功能性，发展出了新的封装技术。这些较新的半导体装置封装技术面临制造上的挑战。
技术实现要素：
根据一些实施例，一种芯片封装包括:半导体晶粒，其具有导电元件；第一保护层，包围半导体晶粒；第二保护层，在半导体晶粒及第一保护层之上；及天线元件，在第二保护层之上，其中天线元件电性连接至半导体晶粒的导电元件。
根据又一些实施例，一种形成芯片封装的方法包括:在支撑基板上形成天线元件；在支撑基板及天线元件上形成第一保护层；在第一保护层上设置半导体晶粒；在第一保护层形成第二保护层以包围半导体晶粒；及在半导体晶粒的导电元件及天线元件之间形成电性连接。
根据另一些实施例，一种形成芯片封装的方法包括:在支撑基板上形成第一导电特征；在支撑基板上设置半导体晶粒；在支撑基板上形成第一保护层以围绕半导体晶粒及第一导电特征；以第二保护层取代支撑基板；在第二保护层上形成天线元件；及在半导体晶粒的导电元件与天线元件之间形成电性连接。
附图说明
以下将配合所附附图详述本发明的实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明的特征。
图1a-1j是根据一些实施例的形成芯片封装过程中不同步骤的剖面图。
图2是根据一些实施例的芯片封装的剖面图。
图3是根据一些实施例的芯片封装的剖面图。
图4是根据一些实施例的芯片封装剖面图。
图5a-5j是根据一些实施例的形成芯片封装过程中不同步骤的剖面图。
图6a-6e是根据一些实施例的形成芯片封装过程中不同步骤的剖面图。
图7a-7d是根据一些实施例的形成芯片封装过程中不同步骤的剖面图。
图8a-8c是根据一些实施例的形成芯片封装过程中不同步骤的剖面图。
图9是根据一些实施例的芯片封装的天线的俯视图。
【符号说明】
100～支撑基板
100a～主要表面
102～钝化层
102a～顶端表面
104～天线元件
104a、104b、104c、104d、104e、104f～天线元件
105a1、105a2、105a3、105a4、150a5～主要部分
105b～连接部
106～导电特征
108～保护层
110～介电层
112～导电元件
112a、112b、112c～导电元件
114～导电特征
116～接着薄膜
118、118a、118b～半导体晶粒
120～导电元件
122～钝化层
124～保护层
126～介电层
128～导电特征
130～导电凸块
132～表面安装装置
134～带框
500～支持基板
502～介电层
504a-504c～导电元件
506～导电特征
508～接着薄膜
510a、510b～半导体晶粒
512～导电元件
514～钝化层
516～保护层
518～介电层
520～导电特征
522～导电凸块
524～表面安装装置
526～带框
528～保护层
530～开孔
532～掩模
534～导电膏材料
536～刮刀
538～导电层
538a～天线元件
538b～导电特征
540～钝化层
602～晶种层
604～掩模层
606～导电层
606a～天线元件
606b～导电特征
608～钝化层
702～焊接层
704～导电针
706～掩模
708～导电膏材料
710～刮刀
712～导电层
712a～天线元件
712b～导电特征
714～钝化层
802～晶种层
806～导电层
806a～天线元件
806b～导电特征
808～钝化层
w1、w2、w3、w4、w5～宽度
具体实施方式
以下公开许多不同的实施方法或是例子来实行所提供的标的的不同特征，以下描述具体的元件及其排列的实施例以阐述本发明。当然这些实施例仅用以例示，且不该以此限定本发明的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间有特定的关系。
此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
本发明的实施例可应用于3d封装或3dic装置，也可以包含其他特征或制程。例如，也可包含测试结构以帮助3d封装或3dic装置验证测试。测试结构可包含，例如在再分配层(redistributionlayer)中或是基板上形成测试垫以测试3d封装或3dic，使用探针及/或探针卡，及其相似物。这些验证测试可以在中间结构时进行也可以在最终结构时进行。此外，本发明的实施例的结构及方法可与测试方法连接使用，测试方法包含对于已知良好的晶粒的中间验证，可提高产率及降低成本。
在此描述本发明的一些实施例。在这些实施例描述的步骤之前、之中及/或之后，可以提供附加操作。在不同的实施例中，有些描述的步骤可被取代或是省略。半导体装置结构也可加入附加特征。在不同实施例中，有些如下描述的特征可被取代或是省略。虽然有些实施例所描述的是以特定顺序执行的操作，但是这些操作也可以使用其他合逻辑的顺序进行。
图1a-1j是根据一些实施例，在形成芯片封装过程中的不同步骤的剖面图。根据一些实施例，如图1a所示，在支撑基板100上形成钝化层102。支撑基板100可包括玻璃基板、半导体基板、金属基板、绝缘基板、一种或多种的其他适合的基板、或是其组合。
钝化层102可用于保护将形成于钝化层102之上的元件。在一些实施例中，钝化层102具有大抵上平坦的顶端表面102a。钝化层102可由聚合物材料形成或是包含聚合物材料。聚合物材料可由聚酰亚胺、环氧树脂、聚苯并噁唑(pbo)、其他适合的聚合物材料或是其组合所形成，或包括聚酰亚胺、环氧树脂、聚苯并噁唑(pbo)、其他适合的聚合物材料或是其组合。在一些其他实施例中，钝化层102可由氮化硅、氧化硅、氮氧化硅、碳化硅、其他适合的介电材料或是其组合所形成，或包含氮化硅、氧化硅、氮氧化硅、碳化硅、其他适合的介电材料或是其组合。
在一些实施例中，钝化层102以旋转涂布制程、喷涂制程、化学气相沉积(cvd)法、物理气相沉积(pvd)法、其他适合的方法或是其组合形成。
根据一些实施例，如图1a所示，在钝化层102上形成天线元件104。天线元件104用以接收及/或传递电磁信号。在一些实施例中，因为天线元件104形成于大抵上平坦的钝化层102的顶端表面上，因此天线元件104具有大抵上平坦的顶端表面。因为天线元件104具有较低的表面粗糙度，因此改善天线元件104的性能。例如，可防止或降低天线元件104的集肤效应。
图9是根据一些实施例的芯片封装的天线元件的俯视图。在一些实施例中，图9是如图1a所示的结构的俯视图。
在一些实施例中，如图9所示，在钝化层102上形成多个天线元件，包含天线元件104a-104f。在一些实施例中，每一个天线元件104a-104f包含多个主要部105a1-105a5，其经由这些主要部105a1-105a5之间的连接部105b彼此相连。在一些实施例中，主要部105a1-105a5彼此的宽度(或面积)不同。在一些实施例中，主要部105a1具有宽度w1，其大于主要部105a2的宽度w2或主要部105a4的宽度w4。在一些实施例中，主要部105a2的宽度w2比主要部105a3的宽度w3大。在一些实施例中，主要部105a4的宽度w4比主要部105a5的宽度w5大。天线元件104的尺寸、形状及/或分布可依照需求调整及/或修改。
在一些实施例中，天线元件104由或包含导电材料所形成。天线元件104可由铜、金、铝、钛、钨、钴、镍、铂、其他合适的材料或其组合所形成，或包含铜、金、铝、钛、钨、钴、镍、铂、其他合适的材料或其组合。在一些实施例中，天线元件104以电镀覆膜制程、无电覆膜制程、pvd制程、cvd制程、其他合适的方法或其组合形成。也可以利用一或多道的光微影制程及蚀刻制程而达到形成天线元件104。
根据一些实施例，如图1b所示，在天线元件104上形成一或多个导电特征106。导电特征106可以做为绝缘通孔(throughinsulatingvias，tivs)，建立天线元件104与后续设置的半导体晶粒之间的电性连接。
在一些实施例中，每一个导电特征106具有一个大抵上垂直于支撑基板100的主要表面100a的垂直侧壁。在一些实施例中，导电特征106由铜、铝、金、铂、钛、焊料、其他适合的导电材料或其组合所形成，或包含铜、铝、金、铂、钛、焊料、其他适合的导电材料或其组合。在一些实施例中，可使用电镀覆膜制程、无电覆膜制程、pvd制程、针安装制程(pininstallationprocess)、其他适合制程或其组合形成导电特征106。导电特征106的形成也可以涉及一或多道的光微影制程及蚀刻制程。
根据一些实施例，如图1c所示，在如图1b所示的结构上形成保护层108。保护层108包围天线元件104及导电特征106。在一些实施例中，在保护层108的顶端表面及底部表面之间，不形成及/或设置半导体晶粒。
在一些实施例中，保护层108由成型复合材料所形成，或包含成型复合材料。成型复合材料可包括具有填料分散于其中的环氧树脂。填料可包含绝缘纤维、绝缘粒子、其他适合的成分或其组合。举例而言，填料由氧化硅、氮化硅、碳化硅、含碳聚合物材料、其他适合的材料或其组合所形成，或包含氧化硅、氮化硅、碳化硅、含碳聚合物材料、其他适合的材料或其组合。在一些实施例中，保护层108由转注成型法、压缩法、浸渍法、其他适合的方法或其组合而形成。
在一些实施例中，使用平坦化制程将保护层108削薄至露出导电特征106。平坦化制程可包括研磨制程、化学机械抛光(cmp)制程、蚀刻制程、其他适合的制程或是其组合。在一些其他实施例中，并不进行平坦化制程。举例而言，使用转注成型法形成保护层108。通过使用转注成型法，在形成保护层108的过程中，导电特征106的顶端表面并不会被保护层108覆盖。因此，不需要进行平坦化制程以露出导电特征106。
在一些实施例中，天线元件104用以接受或传递具有波长的电磁信号。在一些实施例中，保护层108具有一厚度，其范围介于约波长的0.01倍至波长的0.25倍之间。在一些实施例中，保护层108具有一大于50μm的厚度。在另一些实施例中，保护层108的厚度范围介于约10μm至约2500μm之间。
根据一些实施例，如图1d所示，于保护层108及导电特征106之上沉积介电层110。在一些实施例中，图案化介电层110以形成一或多个开孔以露出导电特征106。
之后，根据一些实施例，如图1d所示，在介电层110之上形成包含导电元件112a、112b及112c。在一些实施例中，导电元件112a经由其中一个导电特征106电性连接至其中一个天线元件104。在一些实施例中，导电元件112b及112c用以作为屏蔽元件。在一些实施例中，导电元件112b或112c与导电元件112a电性隔离。在一些实施例中，提供做为屏蔽元件的导电元件112b或112c具有一宽度，上述宽度大于直接位于导电元件112b或112c下方的天线元件104的宽度。在一些实施例中，屏蔽元件在随后的元件形成后接地。导电元件(屏蔽元件)112b或112c可用于防止天线元件104与后续设置的半导体晶粒之间发生不期望的交互作用。
可根据本发明的实施例进行许多变化及/或调整。在一些其他实施例中，导电元件112b及112c其中的一并不使用作为屏蔽元件，而且经由其中一个导电特征106电性连接至其中一个天线元件104(未绘示于图1d)。
在一些实施例中，导电元件112a、112b及112c由铜、铝、金、钛、钴、铂、锡、其他适合的材料或其组合所形成，或包括铜、铝、金、钛、钴、铂、锡、其他适合的材料或其组合。在一些实施例中，导电元件112由电镀覆膜制程、无电覆膜制程、pvd制程、cvd制程、其他合适的制程或其组合所形成。导电元件112的形成也可以涉及一或多道的光微影制程及蚀刻制程。
根据一些实施例，如图1e所示，在导电元件112上形成导电特征114。在一些实施例中，导电特征114具有与导电特征106相似或相同的材料及形成方法。在一些实施例中，其中一个导电特征114电性连接至已经电性连结至其中一个天线元件104的导电元件112a。在一些实施例中，其中一个导电特征114电性连接至作为屏蔽元件的导电元件112c。
根据一些实施例，如图1e所示，在导电元件112a、112b及/或112c以及介电层110上设置半导体晶粒118a及118b。在一些实施例中，使用接着(adhesive)薄膜116以将半导体晶粒118a及118b标附(affix)在导电元件112a、112b及/或112c上。每一个半导体晶粒118a及118b包含多个导电元件120，例如导电垫。每一个半导体晶粒118a及118b可包括钝化层122部分覆盖导电元件120。在一些实施例中，半导体晶粒118b包括射频积体电路(rfic)。在一些实施例中，半导体晶粒118a包括微控制器。
根据一些实施例，如图1f所示，在如图1e所示的结构上形成保护层124。保护层124包围导电特征114及半导体晶粒118a与118b。在一些实施例中，保护层124由成型复合材料所形成，或包含成型复合材料。成型复合材料可包括具有填料分散于其中的环氧树脂。在一些实施例中，保护层124可由转注成型法、压缩法、浸渍法、其他适合的方法或其组合而形成。
在一些实施例中，使用平坦化制程将保护层124削薄至露出导电特征114及半导体晶粒118a与118b的导电元件120。平坦化制程可包括研磨制程、化学机械抛光(cmp)制程、蚀刻制程、其他适合的制程或是其组合。在一些其他实施例中，并不进行平坦化制程。举例而言，当使用转注成型法形成保护层124，导电特征114及半导体晶粒118a与118b的导电元件120的顶端表面并不会被保护层124覆盖。
在一些实施例中，保护层124的材料与保护层108不同。在一些实施例中，保护层108具有比保护层124低的介电常数。在一些实施例中，保护层108具有比保护层124低的损耗因数(dissipationfactor，df)。
根据一些实施例，如图1g所示，在如图1f所示的结构上形成互连结构。互连结构包括多层介电层126及多个导电特征128。形成互连结构可包括多个沉积制程及图案化制程。在形成互连结构之后，形成半导体晶粒(例如半导体晶粒118b)与一或多个的天线元件104之间的电性连接。在一些实施例中，半导体晶粒118b的其中一个导电元件120经由导电特征128及114、导电元件112及导电特征106电性连接至其中一个天线元件104。在一些其他实施例中，半导体晶粒118b的其中一个导电元件120经由互连结构电性连接至两个或是多个的天线元件104。在一些其他实施例中，半导体晶粒118b的两个或多个的导电元件120电性连接至天线元件104。举例而言，半导体晶粒118b的每一个导电元件120经由互连结构电性连接至相对应的其中一个天线元件104。在一些其他实施例中，半导体晶粒118b的一些导电元件120并未电性连接至天线元件104。举例而言，一些导电元件120经由互连结构电性连接至另一个半导体晶粒(例如半导体晶粒118a)。
根据一些实施例，如图1h所示，在一些导电特征128上形成导电凸块130。在一些实施例中，导电凸块130包括焊锡凸块。焊锡凸块由锡或是其他金属材料所形成。在一些实施例中，导电凸块130可包括金属柱状，例如铜柱状。之后，根据一些实施例，如图1h所示，在一些导电特征128上设置表面安装装置132。表面安装装置132可包括被动装置，例如电容器、电阻器及/或电感器。
根据一些实施例，如图1i所示，将如图1h所示的结构上下翻转并且设置在带框134上。之后，移除支撑基板100。在一些实施例中，进行切割操作以获得多个芯片封装。然而，本发明的实施例并不受限于此。在一些其他实施例中，支撑基板100未被移除。
之后，根据一些实施例，如图1j所示，移除带框134，显露出其中一个芯片封装。
在如图1j所示的实施例中，天线元件104堆叠于半导体晶粒118b及118a上。天线元件104与半导体晶粒118b及/或118a之间的电性连接是经由垂直导电特征，例如导电特征106及114所形成。在一些其他例子中，当天线元件及半导体晶粒被置于相同平面上(例如在相同基板上)，为了在彼此之间形成电性连接需要相当大的面积。在一些实施例中，因为天线元件104与半导体晶粒118b及/或118a之间的电性连结占据相对较小的面积，可更进一步缩小芯片封装的尺寸。芯片封装的天线元件104能表现更好。举例而言，可实现更低的信号损失及/或更低的能量损耗。
如同图1j所显示的实施例，导电特征114及106并非以对齐的方式排列。在一些实施例中，导电特征114在保护层108的顶端表面的直接投影并未与导电特征106在保护层108的顶端表面的直接投影重叠。
本发明的实施例可进行多样的变化及/或调整。图2是根据一些实施例的芯片封装的剖面图。图2显示与图1j相似的芯片封装。在一些实施例中，如图2所示，导电特征106大抵上与导电特征114对齐。在一些实施例中，导电特征114在保护层108的顶端表面的直接投影与导电特征106在保护层108的顶端表面的直接投影重叠。
本发明的实施例可进行多样的变化及/或调整。图3是根据一些实施例的芯片封装的剖面图。图3显示与图1j相似的芯片封装。在一些实施例中，只有一个半导体晶粒(半导体晶粒118)被形成或定位于保护层124中。
本发明的实施例可进行多样的变化及/或调整。图4是根据一些实施例的芯片封装的剖面图。图4显示与图2相似的芯片封装。在一些实施例中，只有一个半导体晶粒(半导体晶粒118)被形成或定位在保护层124中。
如同图1a-1j所绘示的实施例，天线元件形成于利用保护层包围半导体晶粒之前。然而，本发明的实施例并不受限于此。在一些其他实施例中，天线元件形成于利用保护层包围半导体晶粒之后。
图5a-5j是根据一些实施例的形成芯片封装过程中不同步骤的剖面图。根据一些实施例，如图5a所示，在支撑基板500上形成介电层502。支撑基板500与支撑基板100可相似或相同。介电层502的材料及形成方法与介电层110可相同或相似。
之后，根据一些实施例，如图5a所示，在介电层502上形成包括导电元件504a、504b、及504c的多个导电元件。导电元件504a、504b及504c的材料及形成方法与导电元件112a、112b及112c可相同或相似。
之后，根据一些实施例，如图5a所示，在导电元件(例如导电元件504a及504c)上形成导电特征506。导电特征506的材料及形成方法与导电特征114可相同或相似。
如图5b所示，根据一些实施例，在导电元件504a、504b及/或504c上设置半导体晶粒510a与510b。在一些实施例，使用接着薄膜508以将半导体晶粒510a及510b标附在导电元件504a、504b及/或504c上。每一个半导体晶粒510a及510b包含多个导电元件512，例如导电垫。每一个半导体晶粒510a及510b可包括钝化层514部分覆盖导电元件512。在一些实施例中，半导体晶粒510a包括射频积体电路(rfic)。在一些实施例中，半导体晶粒510b包括微控制器。
根据一些实施例，如图5c所示，在如图5b所示的结构上形成保护层516。保护层516包围导电特征506及半导体晶粒510a与510b。保护层516的材料及形成方法与保护层124可相同或相似。
在一些实施例中，使用平坦化制程将保护层516削薄至露出导电特征506及半导体晶粒510a与510b的导电元件512。平坦化制程可包括研磨制程、cmp制程、蚀刻制程、其他适合的制程或是其组合。在一些其他实施例中，并不进行平坦化制程。举例而言，当使用转注成型法形成保护层516，导电特征506及半导体晶粒510a与510b的导电元件512的顶端表面并不会被保护层516覆盖。
根据一些实施例，如图5d所示，在如图5c所示的结构上形成互连结构。互连结构包括多个介电层518及多个导电特征520。形成互连结构可包括多个沉积制程及图案化制程。
根据一些实施例，如图5e所示，在一些导电特征520上形成导电凸块522。在一些实施例中，导电凸块522包括焊锡凸块。焊锡凸块由锡或是其他金属材料所形成。导电凸块522可包括金属柱状，例如铜柱状。之后，根据一些实施例，如图5e所示，在一些导电特征520上设置表面安装装置524。表面安装装置524可包括被动装置，例如电容器、电阻器及/或电感器。
根据一些实施例，如图5f所示，将如图5e所示的结构上下翻转并且设置在带框526上。之后，移除支撑基板500。
根据一些实施例，如图5g所示，在介电层502上形成保护层528。保护层528的材料及形成方法与保护层108可相同或相似。在一些实施例中，保护层528是一绝缘层，层压或黏附于介电层502上。在一些实施例中，保护层528具有一大抵上平坦的顶端表面。
在一些实施例中，保护层528的材料与保护层516的材料不同。在一些实施例中，保护层528具有比保护层516低的介电常数。在一些实施例中，保护层528具有比保护层516低的损耗因数。
之后，根据一些实施例，如图5g所示，形成一或多个开孔530以露出导电元件，包括导电元件504a。图5g显示其中一个开孔530。在一些实施例中，部份地移除保护层528及介电层502以形成开孔530。在一些实施例中，开孔530是以雷射钻孔制程形成。在一些其他实施例中，开孔530是以光微影制程、蚀刻制程、能量束钻孔制程、其他合适制程或其组合而形成。
根据一些实施例，如图5h所示，在如图5g所示的结构上设置掩模532(或模板)。掩模532具有开孔用以定义稍后形成的天线元件的图案。在一些实施例中，此图案与图9显示的图案相似。
之后，根据一些实施例，如图5h所示，使用刮刀536移动导电膏材料534至掩模532的开孔中。因此，导电膏材料534被印于其上。在一些实施例中，导电膏材料534包括含铜膏材料、含金膏材料、其他合适的材料或其组合。
根据一些实施例，如图5i所示，对导电膏材料534进行一回焊(reflow)制程。结果，导电膏材料534转变成为导电层，包括填充开孔530的导电层538。这些导电层形成多个天线元件及导电特征。在一些实施例中，回焊制程的操作温度介于约180℃至约250℃的范围间。在一些实施例中，回焊制程的操作时间介于约30分钟至约2小时的范围间。
填充其中一个开孔530的部分的导电层538形成导电特征538b。位于保护层528之上的部分的导电层538形成天线元件538a。在一些实施例中，天线元件538a经由导电特征538b、导电元件504a及导电特征506电性连接至半导体晶粒510a的导电元件512。
在一些实施例中，导电元件504b及504c用以作为屏蔽元件。在一些实施例中，导电元件504b或504c与导电元件504a电性隔离。导电元件(屏蔽元件)504b或504c可用于防止天线元件538a与半导体晶粒510a或510b之间发生不期望的交互作用。
本发明的实施例可进行多样的变化及/或调整。在一些其他实施例中，导电元件504b与504c的其中一个并不作为屏蔽元件并且经由另一个形成于保护层528中的导电特征(未绘示于图5i)与其中一个天线元件电性连接。
在一些实施例中，天线元件538a用以接收或传递具有波长的电磁信号。在一些实施例中，保护层528具有一厚度，其范围介于约波长的0.01倍至波长的0.25倍之间。
根据一些实施例，如图5j所示，于如图5i所示的结构上形成钝化层540以保护天线元件。钝化层540的材料及形成方法与钝化层102可相同或相似。
在一些实施例中，进行切割操作以获得多个芯片封装。之后根据一些实施例，如图5j所示，移除带框526。显露出其中一个芯片封装。
如图5a-5j所绘示的实施例，形成天线元件涉及导电膏印刷制程。然而，本发明的实施例可进行多样的变化及/或调整。在一些其他实施例中，利用其他不同于导电膏印刷制程的制程形成天线元件。
图6a-6e是根据一些实施例的形成芯片封装过程中不同步骤的剖面图。如图6a所示，提供或接受与图5g所示的结构相似的结构。之后，根据一些实施例，如图6a所示，于保护层528上沉积晶种层602。在一些实施例中，晶种层602由铜、钛、金、钴、其他合适的材料或其组合所形成，或包括铜、钛、金、钴、其他合适的材料或其组合。在一些实施例中，使用pvd制程(例如溅镀制程)、cvd制程、其他可适用的制程或其组合沉积晶种层。
根据一些实施例，如图6b所示，在晶种层602上形成掩模层604。掩模层604具有开孔以定义稍后形成的天线元件的图案。在一些实施例中，掩模层604是被图案化的光阻层。在一些实施例中，这些图案与图9所显示的图案相似。
根据一些实施例，如图6c所示，在晶种层602上沉积导电层，包括导电层606。这些导电层形成多个天线元件及导电特征。举例而言，填充其中一个开孔530的部分的导电层606形成导电特征606b。位于保护层528之上的部分的导电层606形成天线元件606a。在一些实施例中，天线元件606a经由导电特征606b、导电元件504a及导电特征506与半导体晶粒510a的导电元件512电性连接。
导电层606可由铜、钴、金、其他合适的材料或其组合所形成，或包括铜、钴、金、其他合适的材料或其组合所形成。在一些实施例中，使用电镀覆膜制程、无电镀膜制程、其他适用的制程或其组合沉积导电层606。在一些其他实施例中，使用pvd制程、cvd制程、电镀制程、其他适用的制程或其组合沉积导电层606。
根据一些实施例，如图6d所示，移除掩模层604。移除掩模层604后，暴露出一部分的晶种层602。之后，移除暴露出的晶种层602。可使用蚀刻制程以移除晶种层602暴露出的部分。
根据一些实施例，如图6e所示，于如图6d所示的结构上形成钝化层608以保护包括天线元件606a的天线元件。钝化层608的材料及形成方法与钝化层102可相同或相似。
在一些实施例中，进行切割制程以获得多个芯片封装。之后，根据一些实施例，如图6e所示，移除带框526。显露出一个芯片封装。
本发明的实施例可进行多样的变化及/或调整。图7a-7d是根据一些实施例的形成芯片封装过程中不同步骤的剖面图。
如图7a所示，提供或接受与图5g所示的结构相似的结构。之后，根据一些实施例，如图7a所示，在开孔530内安装导电针704。在一些实施例中，导电针704具有一个柱状部分及一个底部部分。底部部分可比柱状部分更宽。在一些实施例中，导电针704由铜、铝、金、钛、铂、钴、其他适合材料或其组合所形成，或包括铜、铝、金、钛、铂、钴、其他适合材料或其组合。在一些实施例中，使用焊接层702以将导电针704标附于导电元件504a上。
根据一些实施例，如图7b所示，在如图7a所示的结构上设置掩模706(或模板)。掩模706具有开孔用以定义稍后形成的天线元件的图案。在一些实施例中，此图案与图9显示的图案相似。
之后，根据一些实施例，如图7b所示，使用刮刀710移动导电膏材料708至掩模706的开孔中。在一些实施例中，导电膏材料708包括含铜膏材料、含金膏材料、其他合适的材料或其组合。
根据一些实施例，如图7c所示，对导电膏材料708进行一回焊制程。结果，导电膏材料708转变成为导电层，包括填充开孔530的导电层712。这些导电层形成多个天线元件及导电特征。在一些实施例中，回焊制程的操作温度介于约180℃至约250℃的范围间。在一些实施例中，回焊制程的操作时间介于约30分钟至约2小时的范围间。
填充其中一个开孔530的部分的导电层712形成导电特征712b。位于保护层528之上的部分导电层712形成天线元件712a。在一些实施例中，天线元件712a经由导电特征712b及导电针704电性连接至半导体晶粒510a。
根据一些实施例，如图7d所示，于如图7c所示的结构上形成钝化层714以保护包括天线元件712a的天线元件。钝化层714的材料及形成方法与钝化层102可相同或相似。
在一些实施例中，进行切割制程以获得多个芯片封装。之后，根据一些实施例，如图7d所示，移除带框526。显露出其中一个芯片封装。
本发明的实施例可进行多样的变化及/或调整。图8a-8c是根据一些实施例的形成芯片封装过程中不同步骤的剖面图。
如图8a所示，提供或接受与图7a所示的结构相似的结构。之后，根据一些实施例，如图8a所示，于保护层528上沉积晶种层802。在一些实施例中，晶种层802沿着开孔530的侧壁以及导电针704的侧壁顺应性地延伸。晶种层802的材料及形成方法与晶种层602可相同或相似。
根据一些实施例，如图8b所示，在晶种层802上形成掩模层804。掩模层804具有开孔以定义稍后形成的天线元件的图案。在一些实施例中，掩模层804是被图案化的光阻层。在一些实施例中，这些图案与图9所显示的图案相似。
根据一些实施例，如图8c所示，在晶种层802上沉积包括导电层806的导电层。这些导电层形成多个天线元件及导电特征。举例而言，填充开孔530的部分的导电层806形成导电特征806b。位于保护层528之上的部分的导电层806形成天线元件806a。在一些实施例中，天线元件806a经由导电特征806b及导电针704电性连接至半导体晶粒510a。导电层806的材料及形成方法与导电层606可相同或相似。
根据一些实施例，如图8c所示，移除掩模层804。移除掩模层804后，暴露出一部分的晶种层802。之后，移除暴露出的晶种层802。可使用蚀刻制程以移除晶种层802暴露出的部分。
根据一些实施例，如图8c所示，于晶种层802及导电层806上形成钝化层808。钝化层808的材料及形成方法与钝化层102可相同或相似。
在一些实施例中，进行切割操作以获得多个芯片封装。之后，根据一些实施例，如图8c所示，移除带框526。显露出其中一个芯片封装。
本发明的实施例形成一具有天线的芯片封装。整合型扇出型(integratedfan-out，info)芯片封装与具有天线元件形成于其上的保护层整合。上述天线元件及保护层是堆叠在info芯片封装上，而非在芯片封装中与半导体晶粒侧向设置。一或多个导电特征(例如穿透保护层的垂直导电特征)用以建立位于info芯片封装中的半导体晶粒与形成于保护层之上的天线元件之间的电性连接。因此，半导体晶粒与天线元件之间的电性连接可占据相对较小的面积。可更进一步降低芯片封装的尺寸。可提升芯片封装中天线元件的性能。
根据一些实施例，提供一芯片封装。此芯片封装包括具有导电元件的半导体晶粒及包围半导体晶粒的第一保护层。此芯片封装亦包括位于半导体晶粒及第一保护层之上的第二保护层。此芯片封装还包括位于第二保护层之上的天线元件。上述天线元件与半导体晶粒的导电元件电性连接。
根据一些实施例的芯片封装，还包括:第一导电特征位于第一保护层中；及第二导电特征设置于第二保护层内并电性连接至第一导电特征，其中天线元件经由第一导电特征及第二导电特征电性连接至半导体晶粒的导电元件。
根据一些实施例的芯片封装，其中第一导电特征的位于第二保护层的顶端表面的第一直接投影与第二导电特征的位于第二保护层的顶端表面的第二直接投影重叠。
根据一些实施例的芯片封装，其中第一导电特征的位于第二保护层的顶端表面的第一直接投影与第二导电特征的位于第二保护层的顶端表面的一第二直接投影未重叠。
根据一些实施例的芯片封装，其中第二保护层具有低于第一保护层的介电常数。
根据一些实施例的芯片封装，其中第二保护层具有一低于第一保护层的损耗因数。
根据一些实施例的芯片封装，还包括第二半导体晶粒，被第一保护层围绕并被第二保护层覆盖。
根据一些实施例的芯片封装，还包括屏蔽元件，位于半导体晶粒及第二保护层之间。
根据一些实施例的芯片封装，其中屏蔽元件与天线元件电性隔离。
根据一些实施例的芯片封装，其中天线元件配置成可接收或传导一具有波长的电磁信号，且第二保护层具有一个厚度，其范围介于约波长的0.01倍至约0.25倍之间。
根据又一些实施例，提供一种形成芯片封装的方法。此方法包括在支撑基板上形成天线元件及在支撑基板与天线元件上形成第一保护层。此方法亦包括设置半导体晶粒于第一保护层之上。此方法进一步包括于第一保护层之上形成第二保护层以围绕半导体晶粒。此外，此方法包括在半导体晶粒的导电元件与天线元件之间形成电性连接。
根据又一些实施例的形成芯片封装的方法，还包括移除支撑基板。
根据又一些实施例的形成芯片封装的方法，还包括在形成天线元件之前，于支撑基板上形成钝化层。
根据又一些实施例的形成芯片封装的方法，其中在半导体晶粒的导电元件及天线元件之间形成电性连接包括:在形成第一保护层之前，在天线元件上形成第一导电特征；在设置半导体晶粒前，于第一保护层上形成第二导电特征；及于第二保护层上形成第三导电特征，用以将第二导电特征及半导体晶粒的导电元件电性连接。
根据又一些实施例的形成芯片封装的方法，还包括在半导体晶粒及天线元件之间形成屏蔽元件。
根据另一些实施例，提供一种形成芯片封装的方法。此方法包括在支撑基板上形成第一导电特征及在支撑基板上设置半导体晶粒。此方法也包括在支撑基板上形成第一保护层以包围半导体晶粒及第一导电特征。此方法进一步包括以第二保护层取代支撑基板并在第二保护层上形成天线元件。此外，此方法包括在半导体晶粒的导电元件与天线元件之间形成电性连接。
根据另一些实施例的形成芯片封装的方法，还包括:在第二保护层中形成开孔；及在开孔中形成第二导电特征以电性连接至第一导电特征，其中第二导电特征电性连接至天线元件，并经由第一导电特征电性连接至半导体晶粒的导电元件。
根据另一些实施例的形成芯片封装的方法，还包括:在第二保护层中形成开孔；在第二保护层上印刷导电膏以填充开孔；及固化导电膏以形成导电层，其中导电层具有位于第二保护层之上的第一部分及填充开孔的第二部分，第一部分形成天线元件，且第二部分形成第二导电特征。
根据另一些实施例的形成芯片封装的方法，还包括在印刷导电膏之前，于开孔中安装导电针。
根据另一些实施例的形成芯片封装的方法，还包括在印刷导电膏之前，在导电针上形成晶种层。
上述内容概述许多实施例的特征，因此任何所属技术领域中具有通常知识者，可更加理解本发明的各面向。任何所属技术领域中具有通常知识者，可能无困难地以本发明为基础，设计或修改其他制程及结构，以达到与本发明实施例相同的目的及/或得到相同的优点。任何所述技术领域中具有通常知识者也应了解，在不脱离本发明的精神和范围内做不同改变、代替及修改，如此等效的创造并没有超出本发明的精神及范围。