半导体结构及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

载流子迁移率对半导体结构的电学性能具有重要影响，经研究发现，在源漏掺杂区引入应力层，使源漏掺杂区对沟道产生应力，有利于减少载流子的有效质量以及各向异性散射几率，可提高载流子迁移率。其中，pmos晶体管采用的应力层材料为压应力材料；nmos晶体管采用的应力层材料为张应力材料。

所述应力层的形成依赖于不同材料的晶格常数的差异。以在锗硅衬底上生长硅层为例，由于硅的晶格常数小于锗硅合金的晶格常数，因而在锗硅衬底与硅层间存在晶格失配，硅层在平行衬底方向受到张应力，硅层的晶格被拉伸而形成应变硅层。

然而，尽管在半导体结构中引入应力层，半导体结构的性能仍有待提高。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，可增加应力层对沟道施加的应力大小，有利于提高载流子迁移率，改善半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构形成方法，包括：提供衬底以及凸出于所述衬底的鳍部，所述衬底上还具有隔离层，所述隔离层覆盖所述鳍部的部分侧壁；形成横跨所述鳍部的栅极，所述栅极覆盖所述鳍部的部分顶部和部分侧壁；去除所述栅极两侧的部分厚度的鳍部，刻蚀后的所述鳍部与所述隔离层围成凹槽；侧向回刻蚀所述凹槽侧壁，增加所述凹槽在垂直所述鳍部延伸方向上的宽度，形成开口；形成填充满所述开口的应力层。

可选的，在沿所述凹槽顶部指向底部的方向上，所述侧向回刻蚀工艺对所述凹槽侧壁的刻蚀速率逐渐减小。

可选的，采用干法刻蚀工艺侧向回刻蚀所述凹槽侧壁。

可选的，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括氟基气体或氯基气体，刻蚀腔室的压力为0.01torr～1torr，偏置功率大于或等于30w、小于150w。

可选的，形成所述栅极后，且在去除所述栅极两侧的部分厚度的鳍部前，所述形成方法还包括：在所述隔离层上形成掩膜层，所述掩膜层覆盖所述栅极顶部及侧壁，且所述掩膜层还覆盖所述鳍部的顶部及侧壁。

可选的，去除部分厚度的鳍部的工艺步骤包括：去除位于所述鳍部顶部的所述掩膜层，在所述鳍部的侧壁上形成侧墙；以所述侧墙为掩膜，去除部分厚度的所述鳍部，使剩余所述鳍部顶部低于所述隔离层顶部；去除所述侧墙。

可选的，形成所述凹槽前，在垂直所述鳍部延伸方向上，所述鳍部顶部宽度小于或等于所述鳍部底部宽度。

可选的，在垂直所述鳍部延伸方向上，所述凹槽顶部宽度小于或等于所述凹槽底部宽度。

可选的，在垂直所述鳍部延伸方向上，所述开口顶部宽度大于所述开口底部宽度。

可选的，在垂直所述鳍部延伸方向上，所述开口顶部宽度大于所述开口底部宽度的范围为1nm～10nm。

可选的，所述开口的深度与所述凹槽的深度相等；所述凹槽的深度为3nm～6nm。

可选的，形成所述应力层的工艺为选择性外延生长工艺。

可选的，所述应力层顶部高于所述隔离层顶部。

可选的，所述应力层侧壁与所述鳍部顶部表面呈“σ”形。

可选的，所述衬底用于形成p型器件，所述应力层的材料为p型掺杂的si或sige。

可选的，所述衬底包括pmos区域；形成所述凹槽、开口和应力层的步骤包括：去除所述pmos区域栅极两侧的部分鳍部，刻蚀后的所述鳍部与所述隔离层围成p区凹槽；侧向回刻蚀所述p区凹槽侧壁，形成p区开口；形成填充满所述p区开口的p型应力层。

相应的，本发明还提供一种半导体结构，包括：衬底以及凸出于所述衬底的鳍部，所述衬底上还具有隔离层，所述隔离层覆盖所述鳍部的部分侧壁；横跨所述鳍部的栅极，所述栅极覆盖所述鳍部的部分顶部和部分侧壁；位于所述栅极两侧隔离层内的开口，所述开口露出所述鳍部顶部，在垂直所述鳍部延伸方向上，所述开口顶部宽度大于所述开口底部宽度；填充满所述开口的应力层。

可选的，所述开口顶部宽度大于所述开口底部宽度的范围为1nm～10nm。

可选的，在垂直所述鳍部延伸方向上，所述鳍部顶部宽度小于或等于所述鳍部底部宽度。

可选的，所述开口的深度为3nm～6nm。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体结构的形成方法的技术方案中，刻蚀部分厚度的鳍部在栅极两侧的鳍部内形成凹槽，且刻蚀后的鳍部与隔离层围成所述凹槽；侧向回刻蚀凹槽侧壁，增加所述凹槽在垂直所述鳍部延伸方向上的宽度，形成开口；然后形成填充满所述开口的应力层。由于所述开口的容积明显大于所述凹槽容积，因此本发明在所述开口内形成的应力层体积大，有利于增加所述应力层对沟道施加的应力，提高载流子迁移率，改善半导体结构的性能。

可选方案中，在垂直于所述鳍部延伸方向上，所述开口顶部宽度大于所述开口底部宽度，使得形成所述应力层的工艺窗口大，从而提高形成的应力层质量。

可选方案中，在垂直鳍部延伸方向上，开口顶部宽度大于开口底部宽度的范围为1nm～10nm。后续形成填充满所述开口的应力层，所述开口顶部宽度与所述开口底部宽度的差值适当，一方面，避免形成的所述应力层具有孔洞缺陷，从而保证所述应力层的形成质量；另一方面，有利于增加所述应力层的体积，提高应力层对沟道施加的应力。

附图说明

图1至图4是一种半导体结构形成方法中各步骤对应的结构示意图；

图5至图11为本发明半导体结构形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，现有半导体结构的性能仍有待提高。

现结合一种半导体结构的形成方法进行分析，图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图，形成半导体结构的工艺步骤主要包括：

参考图1，提供衬底11以及凸出于所述衬底11的鳍部12，所述衬底11上还具有隔离层13，所述隔离层13覆盖所述鳍部12的部分侧壁。

所述衬底11包括用于形成p型器件的pmos区域i以及用于形成n型器件的nmos区域ii。

在垂直于所述鳍部12延伸方向的平面上，所述鳍部12的剖面形状为矩形或正梯形。

参考图2，形成横跨所述鳍部12的栅极22，所述栅极22覆盖所述鳍部的部分顶部和部分侧壁，且所述栅极22顶部具有栅极掩膜层23。

参考图3，在所述nmos区域ii的隔离层13表面形成覆盖所述栅极22及所述鳍部12的光刻胶层51；以所述光刻胶层51为掩膜，去除pmos区域i的栅极22两侧的部分厚度的鳍部12，刻蚀后的所述鳍部12与所述隔离层13围成凹槽41。

需要说明的是，图2与图3的剖面方向相互平行，即均垂直于鳍部12延伸方向。

参考图4，去除所述光刻胶层51(参考图3)之后，形成填充满所述凹槽41(参考图3)的应力层61。

上述方法形成的半导体结构的性能差，分析其原因在于：

由于在垂直于鳍部12延伸方向的平面上，所述鳍部12的剖面形状为矩形或正梯形，因此去除部分厚度的鳍部12后，剩余所述鳍部12与隔离层13围成的凹槽41在垂直于鳍部12延伸方向的平面上的剖面形状也为矩形或正梯形，即在垂直鳍部12延伸方向上，所述凹槽41顶部宽度小于或等于所述凹槽41底部宽度。所述凹槽41可容纳的应力层的体积小，导致所述应力层61对沟道施加的应力作用小，因而半导体结构的性能差。

为了解决上述问题，本发明提供一种半导体结构形成方法，包括：去除所述栅极两侧的部分厚度的鳍部，刻蚀后的所述鳍部与所述隔离层围成凹槽；侧向回刻蚀所述凹槽侧壁，增加所述凹槽在垂直所述鳍部延伸方向上的宽度，形成开口；形成填充满所述开口的应力层。

其中，刻蚀部分厚度的鳍部从而在栅极两侧的鳍部内形成凹槽，且刻蚀后的鳍部与隔离层围成所述凹槽；侧向回刻蚀所述凹槽侧壁，增加所述凹槽在垂直所述鳍部延伸方向上的宽度，形成开口，所述开口的容积明显大于所述凹槽容积，因此在所述开口内形成的应力层的体积大，有助于增加所述应力层对沟道施加的应力作用，提高载流子迁移率，改善半导体结构的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图11为本发明一实施例提供的半导体结构形成过程的结构示意图。

参考图5，提供衬底110以及凸出于所述衬底110的鳍部120，所述衬底110上还具有隔离层130，所述隔离层130覆盖所述鳍部120的部分侧壁。

所述衬底110为后续形成半导体结构提供工艺平台。

本实施例中，所述衬底110包括用于形成p型器件的pmos区域i以及用于形成n型器件的nmos区域ii。在其他实施例中，所述衬底可以仅包括用于形成p型器件的pmos区域，或者，仅包括用于形成n型器件的nmos区域。

本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底。

本实施例中，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。

具体地，形成所述衬底110和鳍部120的工艺步骤包括：提供初始衬底(未示出)；在所述初始衬底表面形成图形化的鳍部掩膜层(未示出)；以所述鳍部掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底110，位于所述衬底110表面的凸起作为鳍部120；去除所述鳍部掩膜层。

本实施例中，在平行于所述衬底110表面且垂直所述鳍部120延伸方向上，所述鳍部120顶部宽度小于或等于所述鳍部120底部宽度。

所述隔离层130作为隔离结构，用于隔离相邻器件，还用于隔离相邻鳍部120。

本实施例中，所述隔离层130的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅。

参考图6，在所述隔离层130上形成栅氧化层210，所述栅氧化层210横跨所述鳍部120，且覆盖所述鳍部120的顶部表面和侧壁表面。

本实施例中，采用后栅工艺形成所述半导体结构，在后续去除伪栅的工艺步骤中，所述栅氧化层210可以起到刻蚀停止的作用。需要说明的是，在后续去除伪栅之后，既可以去除所述栅氧化层210，也可以保留所述栅氧化层210作为栅介质层。

还需要说明的是，在其他实施例中，还可以采用前栅工艺形成所述半导体结构，后续形成栅极的工艺步骤中图形化所述栅氧化层形成栅介质层。

所述栅氧化层210的材料为氧化硅、氮化硅或者氮氧化硅。本实施例中，所述栅氧化层210的材料为氧化硅。

参考图7，形成横跨所述鳍部120的栅极220，所述栅极220覆盖所述鳍部120的部分顶部和部分侧壁。

形成所述栅极220的步骤包括：在所述栅氧化层210上形成栅极膜；在所述栅极膜表面形成栅极掩膜230，所述栅极掩膜230定义出待形成的栅极的图形；以所述栅极掩膜230为掩膜，图形化所述栅极膜，形成所述栅极220。

所述栅极220的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅极220的材料为多晶硅。

本实施例中，形成所述栅极220后，保留位于所述栅极220顶部上的栅极掩膜230。所述栅极掩膜230在后续工艺过程中用于对所述栅极220顶部起到保护作用。

本实施例中，所述栅极掩膜230的材料为氮化硅。在其他实施例中，所述栅极掩膜的材料还可以为氮氧化硅、碳化硅或氮化硼。

需要说明的是，本实施例中，采用后栅工艺形成所述半导体结构，也就是说，所述栅极220为伪栅，后续在形成应力层之后去除所述栅极220，在所述栅极220所在位置形成实际栅极。

参考图8，在所述隔离层130顶部的所述栅氧化层210表面形成掩膜层310，所述掩膜层310覆盖所述栅极220顶部及侧壁，且所述掩膜层310还覆盖位于所述鳍部120的顶部及侧壁上的所述栅氧化层210。

需要说明的是，图7与图8的剖面方向相互平行，即均垂直于鳍部120延伸方向。

在后续去除所述栅极220两侧的部分厚度的鳍部120步骤中，所述掩膜层310能够起到保护所述栅极220顶部及侧壁的作用。

本实施例中，采用化学气相沉积工艺形成所述掩膜层310。在其他实施例中，还可以采用物理气相沉积工艺形成所述掩膜层。

所述掩膜层310的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述掩膜层310的材料为氮化硅。

后续的工艺步骤包括：去除栅极220(参考图7)两侧的部分厚度的鳍部120，刻蚀后的鳍部120与所述隔离层130围成凹槽；侧向回刻蚀所述凹槽侧壁，增加所述凹槽在垂直于鳍部120延伸方向上的宽度，形成开口；形成填充满所述开口的应力层。其中，所述凹槽包括p区凹槽和n区凹槽，所述开口包括p区开口和n区开口，所述应力层包括p型应力层和n型应力层。本实施例中，结合图9至图11，以先形成所述p型应力层后形成所述n型应力层为例进行详细说明。

参考图9，去除所述pmos区域i栅极220两侧的部分鳍部120，刻蚀后的所述鳍部120与所述隔离层130围成p区凹槽410。

所述p区凹槽410为后续形成p型应力层提供空间位置。

本实施例中，形成所述p区凹槽410的工艺步骤包括：在部分掩膜层310顶部形成光刻胶层510，所述光刻胶层510露出所述pmos区域i栅极220两侧鳍部120顶部的掩膜层310；去除所述光刻胶层510露出的所述掩膜层310，并去除栅氧化层210，露出部分鳍部120顶部；去除部分厚度鳍部120，剩余所述鳍部120与所述隔离层130围成p区凹槽410。

在形成所述光刻胶层510的步骤中，所述光刻胶层510还露出所述pmos区域i部分隔离层130顶部的掩膜层310；在去除所述光刻胶层510露出的所述掩膜层310及栅氧化层210的步骤中，还露出部分隔离层130顶部。去除部分厚度鳍部120的刻蚀工艺对鳍部120与隔离层130的刻蚀选择比高，可保证露出的隔离层130表面受到轻微的刻蚀，甚至可避免所述隔离层130表面受到刻蚀。本实施例中，所述刻蚀工艺对鳍部120与隔离层130的刻蚀选择比为2.5～3。

本实施例中，形成所述p区凹槽410后，保留所述光刻胶层510，后续侧向回刻蚀所述p区凹槽410侧壁，所述光刻胶层510可起到保护nmos区域ii器件的作用。

本实施例中，由于形成所述p区凹槽410前，在垂直所述鳍部120延伸方向上，所述鳍部120顶部宽度小于或等于所述鳍部120底部宽度，因此在垂直所述鳍部120延伸方向上，形成的所述p区凹槽410顶部宽度d2小于或等于所述p区凹槽410底部宽度d1。也就是说，在垂直于所述衬底110表面且垂直于所述鳍部120延伸方向上，所述p区凹槽410的剖面形状为正梯形或矩形。

若所述p区凹槽410深度过大，所述p区凹槽410的形成工艺操作难度大；若所述p区凹槽410深度过小，相应后续形成的开口深度过小，将导致所述开口内的所述应力层体积小，使所述应力层对沟道施加的应力小。本实施例中，所述p区凹槽410深度为3nm～6nm。

在其他实施例中，形成所述p区凹槽的工艺步骤包括：在部分掩膜层顶部形成光刻胶层，所述光刻胶层露出所述pmos区域栅极两侧鳍部顶部的掩膜层；去除所述光刻胶层露出的所述掩膜层，在所述鳍部的侧壁上的剩余所述掩膜层形成侧墙；以所述侧墙为掩膜，去除所述鳍部顶部的栅氧化层，并去除部分厚度的所述鳍部，使剩余所述鳍部顶部低于所述隔离层顶部，剩余所述鳍部与所述隔离层围成p区凹槽；去除所述侧墙。

其中，所述侧墙可保护邻近所述鳍部侧壁的所述隔离层表面，避免所述隔离层表面在去除部分厚度的所述鳍部步骤中受到刻蚀。

参考图10，侧向回刻蚀所述p区凹槽410(参考图9)侧壁，增加所述p区凹槽410在垂直所述鳍部120延伸方向上的宽度，形成p区开口420。

相较于所述p区凹槽410侧壁及底部，所述侧向回刻蚀工艺对所述p区凹槽410顶部拐角处的刻蚀速率更高。本实施例中，在沿所述p区凹槽410顶部指向底部的方向上，所述侧向回刻蚀工艺对所述p区凹槽410侧壁的刻蚀速率逐渐减小，保证所述p区凹槽410顶部附近区域被刻蚀去除的量大于所述p区凹槽410底部附近区域被刻蚀去除的量，且保证在所述侧向回刻蚀之后，在垂直于所述鳍部120延伸方向上，所述p区开口420顶部宽度m2大于所述p区开口420底部宽度m1。

由于所述p区开口420顶部宽度大于所述p区开口420底部宽度，后续形成填充满所述p区开口420的p型应力层，形成所述p型应力层的工艺窗口大，有助于提高p型应力层的质量。

本实施例中，所述p区开口420在垂直于所述鳍部120延伸方向的平面上的剖面形状为倒梯形。

后续形成填充满所述p区开口420的p型应力层的过程中，所述p型应力层材料沿所述p区开口420侧壁及底部生长直至闭合，在垂直所述鳍部120延伸方向上，若所述p区开口420顶部宽度m2与所述p区开口420底部宽度m1的差值过大，由于p区开口420两侧侧壁距离远，将导致形成的p型应力层中具有孔洞缺陷，使形成的所述p型应力层的质量差；若所述p区开口420顶部宽度m2与所述p区开口420底部宽度m1的差值过小，所述p区开口420内可容纳的应力层的体积小，因而应力层对沟道施加的应力作用小，造成载流子迁移率低。本实施例中，所述p区开口420顶部宽度m2大于所述p区开口420底部宽度m1的范围为1nm～10nm。

本实施例中，采用干法刻蚀工艺侧向回刻蚀所述p区凹槽410侧壁，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括氟基气体(例如cf4)或氯基气体(例如cl2或ccl4)，刻蚀腔室的压力为0.01～1torr，偏置功率大于或等于30w、小于150w。

本实施例中，在垂直所述鳍部120延伸方向上，所述p区开口420底部宽度m1等于所述凹槽底部宽度d1，所述p区开口420的深度与所述p区凹槽410的深度相等。

本实施例中，形成所述p区开口420后，去除位于所述nmos区域ii的所述光刻胶层510。

参考图11，形成填充满所述p区开口420的p型应力层610。

所述p型应力层610为压应力材料，本实施例中，所述p型应力层610为p型掺杂的sige，在其他实施例中，所述p型应力层还可以为p型掺杂的si。

本实施例中，形成所述p型应力层610的工艺为选择性外延生长工艺。所述p型应力层610材料为锗化硅，所述鳍部120材料为硅，因此采用选择性外延生长工艺形成的p型应力层610质量高。

本实施例中，所述p型应力层610顶部高于所述隔离层130顶部，所述p型应力层610侧壁与所述鳍部120顶部表面呈“σ”形。

由于前述侧向回刻蚀所述p区凹槽410侧壁，增加所述p区凹槽410在垂直所述鳍部120延伸方向上的宽度，使形成的所述p区开口420容积大于p区凹槽410容积，因而在所述p区开口420内形成的所述p型应力层610的体积大，有助于提高p型应力层610对沟道施加的应力，改善半导体结构的性能。

另外，由于在垂直所述鳍部120延伸方向上，所述p区开口420顶部宽度m2(参考图10)大于所述p区开口420底部宽度m1，因此形成的所述p型应力层610的工艺窗口大，有利于提高所述p型应力层610的形成质量。

本实施例中，形成所述p型应力层610后，去除所述nmos区域ii栅极220两侧的部分鳍部120，刻蚀后的所述鳍部120与所述隔离层130围成n区凹槽；侧向回刻蚀所述n区凹槽侧壁，形成n区开口；形成填充满所述n区开口的n型应力层。其中，所述n型应力层的材料为n型掺杂的si或sic。形成所述n型应力层的具体步骤可参考所述p型应力层610的形成过程，不再赘述。

在其他实施例中，所述衬底可仅用于形成p型器件，即所述衬底仅包括pmos区域，形成的所述应力层的材料为p型掺杂的si或sige；或者，所述衬底仅用于形成n型器件，即所述衬底仅包括nmos区域，形成的所述应力层的材料为n型掺杂的si或sic。具体步骤可参考本实施例中所述p型应力层的形成过程，不再赘述。

需要说明的是，在其他实施例中，当所述衬底包括pmos区域和nmos区域时，也可仅对pmos区域的p区凹槽侧壁进行侧向回刻蚀。即侧向回刻蚀所述p区凹槽侧壁，形成p区开口，并形成填充满所述p区开口的p型应力层后，去除所述nmos区域栅极两侧的部分鳍部，刻蚀后的所述鳍部与所述隔离层围成n区凹槽；形成填充满所述n区凹槽的n型应力层。

综上，本发明提供的半导体结构的形成方法的技术方案中，刻蚀部分厚度的鳍部120，在栅极220结构两侧的鳍部120内形成凹槽，且刻蚀后的鳍部120与隔离层130围成所述凹槽；侧向回刻蚀所述凹槽侧壁，增加所述凹槽在垂直所述鳍部120延伸方向上的宽度，形成开口，所述开口的容积明显大于所述凹槽的容积，因此所述开口可容纳的应力层的体积大，有助于增加所述应力层对沟道施加的应力作用，提高载流子迁移率，改善半导体结构的性能。

参照图11，本发明还提供一种采用上述形成方法获得的半导体结构，包括：衬底110以及凸出于所述衬底110的鳍部120，所述衬底110上还具有隔离层130，所述隔离层130覆盖所述鳍部120的部分侧壁；横跨所述鳍部120的栅极(未示出)，所述栅极覆盖所述鳍部120的部分顶部和部分侧壁；位于所述栅极两侧隔离层130内的开口(未示出)，所述开口露出所述鳍部120顶部，在垂直所述鳍部120延伸方向上，所述开口顶部宽度大于所述开口底部宽度，填充满所述开口的应力层610。

本实施例中，所述衬底110包括用于形成p型器件的pmos区域i以及用于形成n型器件的nmos区域ii，仅所述pmos区域i的所述鳍部120顶部具有所述开口及填充满所述开口的应力层610。在其他实施例中，所述pmos区域及nmos区域的所述鳍部顶部还可以均具有所述开口及填充满所述开口的应力层。

另外，在其他实施例中，所述衬底还可以仅包括具有p型器件的pmos区域或仅包括具有n型器件的nmos区域。

本实施例中，在垂直所述鳍部120延伸方向上，所述鳍部120顶部宽度小于或等于所述鳍部120底部宽度。

所述应力层610材料沿所述开口侧壁及底部生长直至闭合，若所述开口顶部宽度与所述开口底部宽度的差值过大，所述开口两侧侧壁距离远，将导致形成的所述应力层610中具有孔洞缺陷，因而所述应力层610的形成质量差；若所述开口顶部宽度与所述开口底部宽度的差值过小，则所述开口的容积小，因此所述开口内形成的应力层610的体积小，造成应力层610对沟道施加的应力作用小，进而载流子迁移率低。本实施例中，所述开口顶部宽度大于所述开口底部宽度的范围为1nm～10nm。

在垂直所述鳍部120延伸方向上，所述开口顶部宽度大于所述开口底部宽度，所述开口的容积大，因此可容纳的应力层610的体积大，有助于增加所述应力层610对沟道施加的应力作用，提高载流子迁移率，改善半导体结构的性能。另外，所述开口顶部宽度大于所述开口底部宽度，形成所述应力层610的工艺窗口大，有利于提高所述应力层610的形成质量。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。