半导体器件及其制造方法与流程

本发明实施例涉及半导体集成电路，更具体地，涉及包括非易失性存储器单元和外围器件的半导体器件及其制造工艺。

背景技术：

随着半导体产业已经进入纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，在光刻操作方面在控制下面的层的平坦度上存在挑战。特别是，化学机械抛光操作在平坦化下面的层中起到了重要的作用。

技术实现要素：

根据本发明的一些实施例，提供了一种半导体器件，包括：非易失性存储器单元，形成在衬底的存储器单元区中；第一电路，形成在所述衬底的第一电路区中；以及第二电路，形成在所述衬底的第二电路区中，其中，从截面图观察，在所述第一电路区中形成所述衬底的表面的第一器件位于比在所述第二电路区中形成所述衬底的表面的第二器件更低的层级处。

根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在衬底的存储器单元区中形成被保护层覆盖的存储器单元结构；形成掩模图案，所述掩模图案具有位于第一电路区上方的开口，同时通过所述掩模图案覆盖所述存储器单元区和第二电路区；在所述第一电路区中凹进所述衬底，同时，保护所述存储器单元区和所述第二电路区；以及在位于凹进的所述衬底上方的所述第一电路区中形成具有第一栅极介电层的第一场效应晶体管(fet)，以及在位于所述衬底上方的所述第二电路区中形成具有第二栅极介电层的第二场效应晶体管。

根据本发明的又一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在衬底的存储器单元区中形成被保护层覆盖的存储器单元结构；在第一电路区中形成凹槽，同时保护所述存储器单元区和第二电路区至第五电路区；以及当所述存储器单元区受到保护时，在位于凹进的衬底上方的所述第一电路区中形成具有厚度t1的第一栅极介电层，在位于所述衬底上方的所述第二电路区中形成具有厚度t2的第二栅极介电层，在位于所述衬底上方的所述第三电路区中形成具有厚度t3的第三栅极介电层，在位于所述衬底上方的第四电路区中形成具有厚度t4的第四栅极介电层以及在位于所述衬底上方的所述第五电路区中形成具有厚度t5的第五栅极介电层，其中，满足t1>t2>t3>t4>t5。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1示出根据本发明的实施例的包括非易失性存储器(nvm)区和各个操作电压的电路区的半导体器件的截面图。

图2a示出根据本发明的实施例的用于在nvm区和电路区之间形成台阶的顺序制造工艺的各个阶段中的一个阶段的截面图。图2b示出根据本发明的实施例的用于在nvm区和电路区之间形成台阶的顺序制造工艺的各个阶段中的一个阶段的截面图。图2c示出根据本发明的实施例的用于在nvm区和电路区之间形成台阶的顺序制造工艺的各个阶段中的一个阶段的截面图。图2d示出根据本发明的实施例的用于在nvm区和电路区之间形成台阶的顺序制造工艺的各个阶段中的一个阶段的截面图。

图3a示出根据本发明的实施例的用于制造包括nvm区和电路区的半导体器件的顺序工艺的各个阶段中的一个阶段的截面图。图3b示出nvm单元结构的截面图。

图4示出根据本发明的实施例的用于制造包括nvm区和电路区的半导体器件的顺序工艺的各个阶段中的一个阶段的截面图。

图5示出根据本发明的实施例的用于制造包括nvm区和电路区的半导体器件的顺序工艺的各个阶段中的一个阶段的截面图。

图6示出根据本发明的实施例的用于制造包括nvm区和电路区的半导体器件的顺序工艺的各个阶段中的一个阶段的截面图。

图7示出根据本发明的实施例的用于制造包括nvm区和电路区的半导体器件的顺序工艺的各个阶段中的一个阶段的截面图。

图8示出根据本发明的实施例的用于制造包括nvm区和电路区的半导体器件的顺序工艺的各个阶段中的一个阶段的截面图。

图9示出根据本发明的实施例的用于制造包括nvm区和电路区的半导体器件的顺序工艺的各个阶段中的一个阶段的截面图。

图10示出根据本发明的实施例的用于制造包括nvm区和电路区的半导体器件的顺序工艺的各个阶段中的一个阶段的截面图。

图11示出根据本发明的实施例的用于制造包括nvm区和电路区的半导体器件的顺序工艺的各个阶段中的一个阶段的截面图。

图12示出根据本发明的实施例的用于制造包括nvm区和电路区的半导体器件的顺序工艺的各个阶段中的一个阶段的截面图。

图13示出根据本发明的实施例的用于制造包括nvm区和电路区的半导体器件的顺序工艺的各个阶段中的一个阶段的截面图。

图14示出根据本发明的实施例的形成用于电路区的栅极介电层的各个阶段中的一个阶段的截面图。

图15示出根据本发明的实施例的形成用于电路区的栅极介电层的各个阶段中的一个阶段的截面图。

图16示出根据本发明的实施例的形成用于电路区的栅极介电层的各个阶段中的一个阶段的截面图。

图17示出根据本发明的实施例的形成用于电路区的栅极介电层的各个阶段中的一个阶段的截面图。

图18示出根据本发明的实施例的形成用于电路区的栅极介电层的各个阶段中的一个阶段的截面图。

图19示出根据本发明的实施例的形成用于电路区的栅极介电层的各个阶段中的一个阶段的截面图。

图20示出根据本发明的实施例的形成用于电路区的栅极介电层的各个阶段中的一个阶段的截面图。

图21示出根据本发明的实施例的形成用于电路区的栅极介电层的各个阶段中的一个阶段的截面图。

图22示出根据本发明的实施例的形成用于电路区的栅极介电层的各个阶段中的一个阶段的截面图。

图23示出根据本发明的实施例的形成用于电路区的栅极介电层的各个阶段中的一个阶段的截面图。

图24示出根据本发明的实施例的形成用于电路区的晶体管结构的各个阶段中的一个阶段的截面图。

图25示出根据本发明的实施例的形成用于电路区的晶体管结构的各个阶段中的一个阶段的截面图。

图26示出根据本发明的实施例的形成用于电路区的晶体管结构的各个阶段中的一个阶段的截面图。

图27示出根据本发明的实施例的形成用于电路区的晶体管结构的各个阶段中的一个阶段的截面图。

图28示出根据本发明的实施例的形成用于电路区的晶体管结构的各个阶段中的一个阶段的截面图。

图29示出根据本发明的实施例的形成用于电路区的晶体管结构的各个阶段中的一个阶段的截面图。

图30示出根据本发明的其他实施例的包括非易失性存储器(nvm)区和各个操作电压的电路区的半导体器件的截面图。

图31a和图31b示出了根据美国专利申请第15/267,954号的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序工艺的示例性截面图。

图32a至图32d示出了根据美国专利申请第15/267,954号的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序方法的示例性截面图。

图33a至图33d示出了根据美国专利申请第15/267954号的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序方法的示例性截面图。

图34a-44c示出了根据美国专利申请第15/209,370号的一个实施例的说明用于制造非易失性存储器的有序工艺的示例性示图。

具体实施方式

应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。在本发明中，短语“a、b和c中的一个”是指“a、b和/或c”(a、b、c、a和b、a和c、b和c或，a、b和c)，并不意味着来自a的一个元件、来自b的一个元件和来自c的一个元件，除非另有说明。

在本实施例中，半导体器件包括非易失性存储器(nvm)单元和外围电路(例如，驱动器、解码器、i/o电路和/或逻辑电路)。nvm单元通常需要堆叠结构，在堆叠结构中，诸如多晶硅层的多个层堆叠在一起，而外围电路通常包括具有小于nvm单元的高度的场效应晶体管(fet)。由于结构的差异，例如，当在nvm单元和外围电路上方形成层间介电(ild)层和/或用于栅极结构的导电材料层时，在nvm单元区和外围电路区之间的ild层中存在高度差。这样的高度差可能会影响导电材料层和/或ild层上的cmp的性能。

在本发明中，在制造nvm单元和外围器件之前，蚀刻nvm单元区中的衬底，以在nvm单元区和外围器件区之间形成“台阶”。台阶高度对应于如果不形成台阶而形成ild层时的高度差。此外，还应当注意，应避免在台阶附近放置器件。

另外，外围电路包括在不同电压下操作的各个fet。例如，外围电路包括在例如5v以上的电压下操作的高压(hv)电路(fet)。这样的hv电路通常需要厚的栅极介电层，而其他电路可能需要较薄的栅极介电层。栅极介电层中的这种厚度差还影响cmp的性能。

图1示出根据本发明的实施例的包括非易失性存储器(nvm)区和各个操作电压的电路区的半导体器件的截面图。

如图1所示，半导体器件包括设置在衬底10上的nvm区nvm和第一至第五外围电路区ar1-ar5。通过隔离绝缘层20(例如浅沟槽隔离(sti))，使每个区域与相邻的区域隔离。第一电路区ar1用于hv电路，其在第一至第五电路区ar1-ar5中的电路中以最高电压v1操作。hv电路可以用于实施擦除操作，从而用于nvm单元。在一些实施例中，hv电路的操作电压大于约5v(绝对值)并且在半导体器件中可能是最高的。在特定实施例中，hv电路的操作电压在从约7v至15v(绝对值)的范围内。在第一区域ar1中用于hv电路的fettr1的栅极介电层的厚度(t1)是最大的。尽管图1示出每个区域ar1-ar5中的一个fet，每个区域包括多于一个fet构成电路。

在一些实施例中，第二电路区ar2用于模拟电路，其在第一至第五电路区ar1-ar5中的电路中以第二最高电压v2(v1>v2)操作。在一些实施例中，用于模拟电路的操作电压是约5v。在第二区域ar2中用于模拟电路的fettr2的栅极介电层的厚度(t2)是第二大的(t1>t2)。

在一些实施例中，第三电路区ar3用于i/o电路，其在第一至第五电路区ar1-ar5中的电路中以第三最高电压v3(v1>v2>v3)操作。在一些实施例中，用于模拟电路的操作电压等于或大于约3v且小于5v。第三区域ar3中用于i/o电路的fettr3的栅极介电层的厚度(t3)是第三大的(t1>t2>t3)。

在一些实施例中，第四电路区ar4用于字线(wl)驱动器电路，其在第一至第五电路区ar1-ar5中的电路中以第四最高电压v4(v1>v2>v3>v4)操作。在一些实施例中，用于wl驱动器电路的操作电压等于或大于约1v且小于3.3v。第四区域ar4中用于wl驱动器电路的fettr4的栅极介电层的厚度(t4)是第四大的(t1>t2>t3>t4)。

在一些实施例中，第五电路区ar5用于核心逻辑电路，其在第一至第五电路区ar1-ar5中的电路中以最低电压v5(v1>v2>v3>v4>v5)操作。在一些实施例中，用于核心逻辑电路的操作电压等于或大于约0.5v且小于1.5v。第五区域ar5中用于核心逻辑电路的fettr5的栅极介电层的厚度(t5)是最小的(t1>t2>t3>t4>t5)。在一些实施例中，第五电路区ar5包括静态随机存取存储器(sram)。

在其他实施例中，v1等于v2、v2等于v3、v3等于v4和/或v4等于v5(但不多于两个电压彼此相等)和/或t1等于t2、t2等于t3、t3等于t4和/或t4等于t5(但是不多于两个厚度彼此相等)。

在nvm区中，设置多个nvm单元，并且在图1中示出了一对nvm单元。nvm单元包括浮置栅极fg、控制栅极cg、选择栅极sg和擦除栅极eg。一个或多个接触件ct也设置为穿过第一ild层30。

如图1所示，nvm区nvm中的衬底10的上表面比衬底10的第一区ar1的上表面低距离d1，并且衬底10的第一区域ar1的上表面比衬底10的第二至第五区域ar2-ar5的上表面低距离d2。nvm区的上表面(形成存储器单元的表面)定义为nvm区中与衬底直接接触的介电层(例如，ild层)和衬底之间的界面，并且第一至第五区域的上表面(形成器件的表面)定义为与衬底直接接触的介电层(例如，ild层)和衬底之间的界面。在其他实施例中，在第二区域ar2和第三区域ar3之间形成台阶。由于这些区域之间的这些“台阶”，有可能减小由不同的堆叠结构和/或栅极电介质厚度引起的高度差。在本发明中，“上部”和“下部”用于定义沿着z方向(衬底的法线方向)的相对位置，并且“上部”层级比“下部”层级更远离衬底。换言之，“下部”层级比“上部”层级更靠近衬底的背侧。

在一些实施例中，d1在从约10nm至约100nm的范围内，并且d2在从约5nm至约50nm的范围内。在其他实施例中，d1在从约15nm至约50nm的范围内，并且d2在从约10nm至约30nm的范围内。如果在第二区域ar2和第三区域ar3之间形成台阶，则在一些实施例中，台阶差d3在从约2nm至约20nm的范围内。

图2a至图2d示出根据本发明的实施例用于在nvm区和电路区之间形成台阶的顺序制造工艺的各个阶段的截面图。应当理解，可以在图2a-图2d所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替换或消除下面描述的一些操作。可以改变操作的顺序。

如图2a所示，在形成在衬底10上的氧化硅层120上方形成氮化硅层130，并且通过使用光-蚀刻操作来图案化氮化硅层130。然后，如图2b所示，通过使用湿氧化来热氧化nvm单元区nvm，由此形成氧化物层140(所谓的“locos”)。如图2c所示，通过湿蚀刻去除氧化物层140，并且然后去除氮化硅层130、氧化硅层120和鸟嘴部分。因此，在nvm单元区nvm和外围电路区ar1-ar5之间形成具有高度d0的台阶。如图2b-图2d所示，由原始表面sf和蚀刻表面tsf之间的差限定台阶高度d0。在一些实施例中，台阶高度d0在从约10nm至约150nm的范围内。

在一些实施例中，衬底10是硅，氧化硅层120是热生长的氧化硅，并且氮化硅层130是通过化学汽相沉积(cvd)形成的氮化硅。衬底10可以是sige、sic或ⅲ-ⅴ族半导体。在一些实施例中，氧化硅层120的厚度在从约5nm至约20nm的范围内，并且氮化硅层130的厚度在从约50nm至约100nm的范围内。

该台阶可以通过2016年9月16日提交的美国专利申请第15/267,954号所公开的一个或多个蚀刻操作来形成，其全部内容结合于此作为参考。

在图31a和图31b示出了根据美国专利申请第15/267,954号的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序工艺的示例性截面图。应该理解，可以在由图31a和图31b示出的工艺之前、期间和之后提供附加操作，并且对于方法的附加的实施例，可以置换或消除以下所描述的一些操作。

如图31a所示，在衬底3110上形成衬垫氧化物层3120，并且在衬垫氧化物层3120上还形成氮化物层3130。通过光刻操作形成光刻胶图案作为抗蚀剂掩模3140以覆盖外围区域pa。在一个实施例中，衬底3110是硅，衬垫氧化物层3120是热生长的氧化硅，以及氮化物层3130是氮化硅。可以通过使用熔炉或化学汽相沉积(cvd)形成氧化硅和氮化硅。衬底3110可以是sige、sic或iii-v族半导体。在一些实施例中，衬垫氧化物层3120的厚度在从约5nm至大约20nm的范围内，并且氮化物层3130的厚度在从约50nm至约100nm的范围内。

如图31b所示，通过使用抗蚀剂掩模3140作为蚀刻掩模，蚀刻nvm单元区域ca中的衬垫氧化物层3120和氮化物层3130并且进一步蚀刻衬底3110。

在一些实施例中，通过使用抗蚀剂掩模3140作为蚀刻掩模蚀刻衬垫氧化物层3120和氮化物层3130，去除抗蚀剂掩模3140，并且然后，通过使用图案化的衬垫氧化物层3120和氮化物层3130蚀刻衬底3110。在其它实施例中，通过使用抗蚀剂掩模3140作为蚀刻掩模，一起蚀刻衬垫氧化物层3120和氮化物层3130和衬底3110。

图32a至图32d示出了根据美国专利申请第15/267,954号的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序方法的示例性截面图。图32a至图32d示出了单元区域ca和外围区域pa的边界线bl周围的边界区br的放大图(见图31a和图31b)。应该理解，可以在由图32a至图32d示出的操作之前、期间和之后提供附加操作，并且对于方法的附加的实施例，可以置换或消除以下所描述的一些操作。

如图32a所示，通过使用图案化的衬垫氧化物层3120和氮化物层3130作为蚀刻掩模，衬底3110被蚀刻至目标表面tsf以形成台阶。在一些实施例中，台阶的高度，即，原始表面(衬垫氧化物层3120和衬底3110之间的界面)sf和目标表面tsf之间的差在从约10nm至约100nm的范围内，并且在其它实施例中，这个差在从约20nm至约50nm的范围内。在该公开中，表面sf可以称为nvm单元区域ca中的器件形成表面并且目标表面tsf可以称为外围区域pa中的器件形成表面。如图32a所示，蚀刻可能损坏蚀刻的目标表面，从而在蚀刻的目标表面中或蚀刻的目标表面处造成损坏部分3115。

如图32b所示，在蚀刻衬底3110后，在蚀刻表面上形成氧化硅层3150。通过诸如低压cvd和等离子体cvd的cvd形成氧化硅层3150。在一些实施例中，氧化硅层3150的厚度在从约0.5nm至约5nm的范围内，并且在其他实施例中，该厚度在从约1nm至约3nm的范围内。可以在氮化物层3130上方形成氧化硅层3150。

在特定的实施例中，氧化硅层3150可以是诸如sion层、sioc层和siocn层的其它基于氧化硅的层。

在特定的实施例中，替代cvd，可以采用快速热氧化技术以稍微氧化单元区域ca中的蚀刻的表面。

随后地，如图32c所示，通过湿蚀刻去除氧化硅层3150，从而去除损坏部分3115，并且如图32d所示，还通过诸如干蚀刻或湿蚀刻的蚀刻操作去除衬垫氧化物层3120和氮化物层3130。

如图32d所示，其上形成nvm单元的单元区域ca中的表面tsf(单元区域中的器件形成表面)位于的水平面低于其上形成逻辑电路的外围区域pa中的表面sf(外围区域的器件形成表面)。在本公开中，在衬底的法线方向上限定“水平面”并且该水平面随着离衬底的距离增加变得更高。可以从衬底的背侧表面测量水平面。

如图32d所示，具有表面tsf的单元区域和具有表面sf的外围区域pa通过其中衬底的表面的水平面改变的过渡表面tr连接。在一些实施例中，过渡表面tr的宽度w1在从约0nm至约100nm的范围内，并且在其它实施例中，该宽度w1在从约1nm至约10nm的范围内。

图33a至图33d示出了根据美国专利申请第15/267,954号的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序方法的示例性截面图。图33a至图33d示出了边界区br的放大图(见图31a和图31b)。应该理解，可以在由图33a至图33d示出的操作之前、期间和之后提供附加操作，并且对于方法的附加的实施例，可以置换或消除以下所描述的一些操作。

如图33a所示，通过使用图案化的衬垫氧化物层3120和氮化物层3130作为蚀刻掩模，衬底3110被蚀刻至中间表面isf以形成初始台阶。中间表面isf位于原始表面sf和目标表面tsf之间的水平面处。在一些实施例中，初始台阶的高度，即，原始表面sf和中间表面isf之间的差在从约5nm至约50nm的范围内，并且在其它实施例中，这个差在从约10nm至约30nm的范围内。如图33a所示，蚀刻可能损坏蚀刻的目标表面，从而在蚀刻的目标表面中或蚀刻的目标表面处造成损坏部分3115。

如图33b所示，在蚀刻衬底3110后，通过热氧化形成氧化硅层3155。在一个实施例中，热氧化是使用蒸汽的湿氧化。调节氧化硅层3155的厚度，以使氧化硅层3155的底部基本上在目标表面处。在一些实施例中，氧化硅层3155的厚度在从约5nm至约50nm的范围内，并且在其他实施例中，该厚度在从约10nm至约20nm的范围内。

如图33b所示，在氮化物层3130下方形成鸟嘴3156。在一些实施例中，氮化物层3130下方的鸟嘴的宽度w2在约50nm至约500nm的范围内。

随后地，如图33c所示，通过湿蚀刻去除氧化硅层3155，从而去除损坏部分3115，并且如图33d所示，还通过合适的蚀刻操作去除衬垫氧化物层3120、鸟嘴3156和氮化物层3130。

如图33d所示，其上形成nvm单元的单元区域ca中的表面tsf(单元区域中的器件形成表面)位于的水平面低于其上形成逻辑电路的外围区域pa中的表面sf(外围区域的器件形成表面)。

如图33d所示，具有表面tsf的单元区域和具有表面sf的外围区域pa通过其中衬底的表面的水平面改变的过渡表面tr'连接。在一些实施例中，过渡表面tr'的宽度w3在从约5nm至约500nm的范围内，并且在其它实施例中，该宽度w3在从约10nm至约250nm的范围内。

如图33d所示，过渡表面tr'可以包括两个表面，其中之一对应于鸟嘴并且另一个对应于图33a中示出的衬底蚀刻中的蚀刻的表面。在一些实施例中，对应于鸟嘴的表面宽于对应于蚀刻的表面的表面。在一个实施例中，对应于蚀刻表面的表面的宽度在从约1nm至约100nm的范围内。

在“台阶”如图32d或图33d中示出的形成之后，制造单元区域ca中的nvm单元和外围区域pa中用于逻辑电路的栅极结构。

在形成如图2d所示的“台阶”之后，制造nvm单元区nvm中的nvm单元。在2016年7月13日提交的美国专利申请第15/209,370号中描述根据一些实施例的非易失性存储器单元的制造操作，其全部内容结合于此作为参考。

图34a-44c示出了根据美国专利申请第15/209,370号的一个实施例的说明用于制造非易失性存储器的有序工艺的示例性示图。图34a、35a、…和44a示出了平面图(从上方观看的示图)，图34b、35b、…和44b示出了沿图34a、35a、…和44a的线x1-x1的横截面图，以及图34c、35c、…和44c示出了沿图34a、35a、…和44a的线y1-y1的横截面图。应当理解，能够在图34a-44c示出的工艺之前、之间和之后提供另外的操作，并且对于本方法的另外实施例下面描述的一些操作能够被替换或消除。操作/工艺的顺序可以是互换的。

图34a-44c示出了称为浅沟槽隔离件(sti)的隔离绝缘层3415形成之后的非易失性存储区的结构。包括氧化硅层3412和氮化硅层3414的掩模层形成在衬底3405上。通过热氧化或化学气相沉积(cvd)形成氧化硅层3412，并且通过cvd形成氮化硅层3414。在一些实施例中，氧化硅层3412的厚度在约7nm到10nm的范围内，并且氮化硅层3414的厚度在约40nm到200nm的范围内。在一个实施例中，衬底3405是硅。诸如sige、sic、第iii-v族半导体的其他半导体材料可用作衬底3405。在掩模层形成之后，用光刻和蚀刻操作图案化掩模层。然后，通过使用图案化的掩模层作为蚀刻掩模，对衬底3405进行沟槽蚀刻以形成沟槽。在一些实施例中，沟槽的深度在约100nm至约1um的范围内。

沟槽填充有绝缘(介电)材料3415。通过lpcvd(低压化学气相沉积)、等离子体-cvd或者可流动cvd形成诸如氧化硅、氮氧化硅或氮化硅的一层或多层绝缘材料。可通过旋涂玻璃(sog)、sio、sion、siocn和/或氟掺杂的硅酸盐玻璃(fsg)中的一层或多层形成绝缘材料层。在形成绝缘材料层之后，实施包括化学机械抛光(cmp)和回蚀刻工艺的平坦化操作以便去除绝缘材料层的上部分，使得形成sti3415。在平面图中，没有被蚀刻的、且通过sti围绕或分隔的衬底为有源区3410，其上方形成有晶体管或者其他半导体器件。

在sti3415形成之后，如图35a-35c所示，氮化硅层3414被去除并且形成第一导电材料层3419。可使用h3po4去除氮化硅层3414。可以通过cvd来形成诸如未掺杂的或掺杂的多晶硅的导电材料。在一些实施例中，第一导电材料层3419的厚度在约80nm至160nm的范围内。

随后，如图36a-36c所示，通过cmp平坦化第一导电材料层3419，从而形成非易失性存储器的浮置栅极图案(fg图案)3420。在一些实施例中，fg图案3420的宽度在约80nm至约120nm的范围内，并且fg图案3420的厚度在约20nm至约70nm的范围内。

如图37a-37c所示，在fg图案3420形成之后，通过使用回蚀刻工艺使sti3415凹进。在一些实施例中，凹进量t1在约30nm至约100nm的范围内。

在使sti3415凹进之后，如图38a-38c所示，第一绝缘层堆叠件3422、第二导电层3424、包括有绝缘层3426、3428和3430的第二绝缘层堆叠件的堆叠层形成在fg图案3420和sti3415上方。在一些实施例中，第一绝缘层堆叠件3422包括氧化硅-氮化硅-氧化硅(ono)结构，以分别具有约30-50nm、约70-90nm以及约30-50nm的厚度。在一些实施例中，例如，第二导电材料层3424是厚度为约45nm至约70nm的掺杂的或未掺杂的多晶硅。在一些实施例中，绝缘层3426是例如厚度为约7nm至约10nm的氮化硅，绝缘层3428是例如厚度为约70nm至约100nm的氧化硅，以及绝缘层3430是例如厚度为约800nm至约1200nm的氮化硅。可以通过cvd形成这些层(3422-3430)。氧化硅或氮化硅层可被氮氧化硅、siocn或sicn替代。

随后，如图39a-39c所示，通过使用光刻和蚀刻操作图案化图38a-38c的堆叠层，从而形成包括ono层3422和控制栅极(cg)3424的栅极堆叠结构。如图39b和39c所示，蚀刻停止在多晶硅层3420处。

随后，如图40a-40c所示，通过使用绝缘层3426、3428和3430作为蚀刻掩模使多晶硅层3420凹进。在一些实施例中，凹进量t2在约10nm至约40nm的范围内。

在凹进蚀刻之后，如图41a-41c所示，第一侧壁间隔件(cg间隔件)3432形成在堆叠的栅极结构的两个主侧面上。在一些实施例中，第一侧壁间隔件3432由例如sin、sio2和sion中的一层或多层制成，并且厚度在约10nm至约40nm的范围内。

然后，如图42a-42c所示，通过使用绝缘层3426、3428和3430以及第一侧壁间隔件作为蚀刻掩模进一步蚀刻多晶硅层3420，从而形成包括浮置栅极(fg)3420、ono层3422和控制栅极(cg)3424的栅极堆叠结构。如图42b所示，在蚀刻多晶硅层3420之后，间隙3420s形成在未被堆叠的栅极结构覆盖的有源区3410上方。

进一步地，如图43a-43c所示，第二侧壁间隔件(fg间隔件)3434形成在堆叠的栅极结构的两个主侧面上。在一些实施例中，第二侧壁间隔件3434由例如sin、sio2和sion的一层或多层制成，其可以与第一侧壁间隔件3432相同或不同，并且其厚度在约10nm至约40nm范围内。

如图43c所示，栅极堆叠结构3450包括从衬底3405以该顺序堆叠的氧化硅层3412、浮置栅极(fg)3420、ono层3422、控制栅极(cg)3424和包括绝缘层3426、3428和3430的绝缘层堆叠件。

随后，如图44a-44c所示，形成字线3440和擦除栅极线3442。字线3440和擦除栅极线3442由诸如掺杂的多晶硅的导电材料制成。在一些实施例中，字线3440和擦除栅极线3442的厚度在约80nm至约140nm的范围内。

在形成“台阶”之后，形成隔离绝缘层(sti)20。为了形成隔离绝缘层20，在衬底10上形成包括氧化硅层和氮化硅层的掩模层，并且通过光刻和蚀刻操作来图案化掩模层。然后，通过使用图案化的掩模层作为蚀刻掩模，对衬底10进行沟槽蚀刻以形成沟槽。在一些实施例中，沟槽的深度在从约100nm至约1μm的范围内。

用绝缘(介电)材料填充沟槽，然后实施诸如cmp或回蚀刻工艺的平坦化操作，以去除绝缘材料层的上部，从而形成隔离层20。在平面图中未被蚀刻并被sti围绕或分离的衬底是有源区，晶体管或其他半导体器件形成在该有源区上方。如图3a所示，通过大的隔离层20'分离nvm单元区nvm和外围逻辑电路区ar1-ar5。如图3a和图3b所示，在形成隔离层20之后，在单元区nvm中形成nvm单元结构mc。

图3a-图12示出根据本发明的实施例的用于制造包括nvm区和电路区的半导体器件的顺序工艺的各个阶段的截面图。应当理解，可以在图3a-图12所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替换或者消除下面描述的操作中的一些。可以改变操作的顺序。

为了制造nvm单元，在衬底上方形成隧道介电层，并且在隧道介电层上方形成第一多晶硅层。通过合适的图案化操作图案化第一多晶硅层，从而形成浮置栅极图案(fg图案)102。在一些实施例中，fg图案102的宽度在从约80nm至约120nm的范围内，并且fg图案102的厚度在从约20nm至约70nm的范围内。

在形成fg图案102之后，在fg图案102上方形成第一绝缘层堆叠件104、第二多晶硅层106和第二绝缘层108的堆叠层。在一些实施例中，第一绝缘层堆叠件104包括氧化硅层和氮化硅层的一层或多层，每层具有约30-50nm或约50-90nm的厚度。在一些实施例中，第二多晶硅层106的厚度在从约45nm至约70nm的范围内。

在一些实施例中，第二绝缘层108是具有约50nm至约200nm的厚度的氮化硅。在特定实施例中，第二绝缘层具有氮化硅层、氧化硅层和氮化硅层的堆叠结构，其中氮化硅层具有约5nm至约10nm的厚度，氧化硅层具有约50nm至100nm的厚度和氮化硅层具有约20nm至约1000nm的厚度。可以通过cvd或原子层沉积(ald)形成这些层。后续地，如图3b所示，在一些实施例中，通过使用光刻和蚀刻操作来图案化堆叠层，从而形成包括第一绝缘层104、控制栅极(cg)106和氮化物帽108的栅极堆叠结构。

此外，如图3b所示，在堆叠的栅极结构的主侧面上形成第一侧壁间隔件(cg间隔件)110。在一些实施例中，第一侧壁间隔件110由例如，sin、sio2和sion的一层或多层制成，并且具有在从约10nm至约40nm的范围内的厚度。

此外，如图3b所示，在两个栅极堆叠结构之间形成擦除栅极氧化物层122，并且形成由氧化硅制成的第二侧壁间隔件(fg间隔件)124。在一些实施例中，第二侧壁间隔件124由例如，sin、sio2和sion的一层或多层制成，第二侧壁间隔件124可以与第一侧壁间隔件110相同或不同，并且具有在从约10nm至约40nm的范围内的厚度。

后续地，如图3b所示，形成字线(选择栅极sg)132和擦除栅极(eg)134。字线132和擦除栅极134由诸如掺杂的多晶硅的导电材料制成。在一些实施例中，字线132和擦除栅极134的厚度在从约50nm至约140nm的范围内。此外，如图3b所示，在字线132的侧壁上形成第三侧壁间隔件(wl间隔件)136。

如图3a所示，在形成nvm单元结构mc之后，在nvm单元结构mc上方形成一个或多个覆盖层200。在一些实施例中，覆盖层200由多晶硅制成。在形成多晶硅覆盖层200之前，通过使用cvd在nvm单元结构mc上方形成诸如氧化硅层的介电层190(如图4所示)。如图3a所示，在形成覆盖层200之后，在外围逻辑电路区ar1-ar5中形成第一氧化硅层210，并且然后在第一氧化硅层210上形成氮化物层220。

在一些实施例中，第一氧化硅层210是热生长的氧化硅，并且氮化物层220是通过化学汽相沉积(cvd)形成的氮化硅或氮氧化硅。在一些实施例中，第一氧化硅层210的厚度在从约5nm至约20nm的范围内，并且氮化硅层220的厚度在从约50nm至约100nm的范围内。

此外，如图4所示，在氮化硅层220上形成第二氧化硅层230。在一些实施例中，第二氧化硅层230可以通过cvd或ald形成并且具有在从约5nm至约20nm的范围内的厚度。第二氧化硅层230可以是抗蚀剂保护氧化物(rpo)层，其可以保护不应该被蚀刻或去除工艺损坏的区域。

接下来，如图5所示，在第二氧化硅层230上形成具有开口图案245的抗蚀剂图案240。开口图案245暴露第一逻辑电路区ar1。在其他实施例中，开口图案暴露第一逻辑电路区ar1和第二逻辑电路区ar2。

通过使用抗蚀剂图案240作为蚀刻掩模，通过使用湿蚀刻来去除第一区域ar1中的第二氧化硅层230。通过该蚀刻，还去处隔离绝缘层20、20'的部分。然后，如图7所示，去除光刻胶层240。

后续地，如图8所示，通过湿蚀刻去除逻辑电路区ar1中的暴露的氮化硅层220。h3po4可以用作湿蚀刻的蚀刻剂。然后，如图9所示，通过湿蚀刻去除逻辑电路区ar1中的暴露的第一氧化硅层210。

之后，如图10所示，在第一区域ar1中形成第三氧化硅层250。在一些实施例中，第三氧化硅层250可以通过湿氧化法形成，并且具有约5nm至约100nm的厚度。此外，如图11所示，通过湿蚀刻去除第三氧化硅层250。通过该蚀刻，可以完全去除或部分去除第三氧化硅层250。

然后，如图12所示，去除第二氧化硅层230、氮化硅层220、第一氧化硅层210和任何剩余的第三氧化硅层250(如果存在的话)。如图12所示，在第一区域ar1与第二至第五区域ar2-ar5之间形成台阶。在一些实施例中，第一氧化硅层210不被去除并保留在衬底10上。在其他实施例中，通过一个或多个蚀刻操作直接蚀刻用于第一区域ar1的衬底10。

图13示出根据本发明的实施例的电路区的截面图。在图13中，在第一至第五区域ar1-ar5中形成具有各个厚度的栅极介电层ox1-ox5。尽管图13示出具有不同层的栅极介电层，当相邻层的材料相同(例如氧化硅)时，相邻层之间不存在界面。换言之，两层或多层可以视为一层。

如图13所示，在一些实施例中，在栅极介电层上方形成用于栅电极的导电层250。导电层250包括诸如al、cu、ti和/或tin的一层或多层金属材料或多晶硅。此外，通过cmp平坦化导电层250。由于如上所述凹进第一区域ar1，所以即使第一区域ar1具有最厚的栅极介电层ox1，也可以减小第一区域ar1与其他区域之间的厚度差。

图14-图23示出根据本发明的实施例的形成用于外围电路区的栅极介电层的各个阶段的截面图。应当理解，可以在图14-图23所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替换或消除下面描述的一些操作。可以改变操作的顺序。

如图14所示，可以分别在由隔离绝缘层20围绕的衬底10的有源区的表面上形成第一介电层310。在一些实施例中，第一介电层310是热生长的氧化硅。在其他实施例中，第一介电层310可以是未被去除的第一氧化硅层210。在一些实施例中，第一介电层310的厚度(t11)在从约5nm至约20nm的范围内。

如图15所示，可以在第一介电层310上形成第二介电层320。在一些实施例中，第二介电层320是热生长的氧化硅。在其他实施例中，第二介电层320是由cvd或ald形成的氧化硅、氮氧化硅、氧化铪或氧化锌中的一层或多层。在一些实施例中，第二介电层320的厚度(t12)在从约10nm至约15nm的范围内。

然后，如图16所示，通过使用光刻和蚀刻操作，去除第二区域ar2中的第一介电层310和第二介电层320。如图17所示，在第二介电层320上和第二区域ar2的衬底上形成第三介电层330。在一些实施例中，第三介电层330是通过使用炉、快速热氧化方法或化学氧化方法热生长的氧化硅。在其他实施例中，第三介电层330是通过cvd或ald形成的氧化硅。在一些实施例中，第三介电层330的厚度(t13)在从约8nm至约13nm的范围内。在一些实施例中，可以不在第二介电层320上形成第三介电层330。

然后，如图18所示，通过使用光刻和蚀刻操作，去除第三区域ar3中的第一至第三介电层。如图19所示，在第三介电层330上和第三区域ar3的衬底上形成第四介电层340。在一些实施例中，第四介电层340是通过使用炉、快速热氧化方法或化学氧化方法热生长的氧化硅。在其他实施例中，第四介电层340是通过cvd或ald形成的氧化硅。在一些实施例中，第四介电层340的厚度(t14)在从约3nm至约8nm的范围内。在一些实施例中，不在第二介电层320上形成第四介电层340。

然后，如图20所示，通过使用光刻和蚀刻操作，去除第四区域ar4中的第一至第四介电层。如图21所示，在第四介电层340上和第四区域ar4的衬底上形成第五介电层350。在一些实施例中，第五介电层350是通过使用炉、快速热氧化方法或化学氧化方法热生长的氧化硅。在其他实施例中，第五介电层350是由cvd或ald形成的氧化硅。在一些实施例中，第五介电层350的厚度(t15)在从约2nm至约3nm的范围内。在一些实施例中，不在第二介电层320上形成第五介电层350。

此外，如图22所示，通过使用光刻和蚀刻操作，去除第五区域ar5中的第一至第五介电层。如图23所示，在第五介电层350上和第五区域ar5的衬底上形成第六介电层360。在一些实施例中，第六介电层360是通过使用炉、快速热氧化方法或化学氧化方法热生长的氧化硅。在其他实施例中，第六介电层360是由cvd或ald形成的氧化硅或氮氧化硅。在一些实施例中，第六介电层360是由cvd或ald形成的高k介电层。高k介电材料的实例包括li、be、mg、ca、sr、sc、y、zr、hf、al、la、ce、pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu和/或它们的混合物。当使用高k介电层时，在形成高k介电层360之前，可以使用通过化学氧化形成的界面氧化硅层。在一些实施例中，第六介电层360的厚度(t16)在从约1nm至约2nm的范围内。

在图14-图23中，为了解释的目的，明确地示出第一至第六介电层。然而，当相邻层的材料相同时(例如氧化硅)，相邻层之间不存在界面。换言之，两层或多层可以视为一层。另外，当通过沉积方法形成栅极介电层时，在现有的层上形成新形成的层，并且当通过氧化方法形成栅极介电层时，现有的氧化物层的厚度增加。在这种情况下，在现有的氧化物层上通过氧化法形成的栅极氧化物层比在衬底(例如si)的表面上形成的栅极氧化物层更薄。此外，为了简明，还省略了在隔离绝缘层20上方形成的(一个或多个)介电层。

如上所述，在一些实施例中，第一区域ar1的栅极介电层ox1的总厚度在从约25nm至约60nm的范围内，第二区域ar2的栅极介电层ox2的总厚度在从约13nm至约25nm的范围内，第三区域ar3的栅极介电层ox3的总厚度在从约6nm至约13nm的范围内，并且第四区域ar4的栅极介电层ox4的总厚度在从约3nm至约5nm的范围内。

图24-图29示出根据本发明的实施例的形成用于电路区的晶体管结构的各个阶段的截面图。

图24大致等同于图12。在图12中，在nvm区nvm与第二至第五区域ar2-ar5之间设置用于hv电路的第一区域ar1，而在图24中，在nvm区nvm与第一区域ar1之间设置第二至第五区域ar2-ar5中的一个或多个。

在形成如图22所示栅极介电层ox1-ox5之后，在图22的结构上方形成多晶硅层，并且在多晶硅层上形成包括氧化硅层或氮化硅层中的一个或多个的硬掩模层。通过使用光刻和蚀刻操作，形成如图25所示的伪栅极结构400。伪栅极结构400包括栅极介电层410(ox1-ox5)、伪栅极420和帽层430。

然后，如图26所示，去除nvm单元区nvm中的覆盖层200。此外，在外围逻辑电路区中形成用于fet的侧壁间隔件440和形成用于nvm单元mc的侧壁间隔件136。接下来，如图27所示，在位于外围逻辑电路区和nvm单元区nvm中的用于fet的源极/漏极区中形成硅化物层450。然后，如图28所示，去除位于外围逻辑电路区中的掩模层430和去除nvm单元区域nvm中的掩模层(例如，第二绝缘层108)。后续地，如图29所示，形成ild层30，并且实施cmp操作以暴露外围逻辑电路区中的伪多晶硅层和暴露nvm单元区nvm中的选择栅极、控制栅极和擦除栅极的多晶硅层。后续地，去除这些多晶硅层，并且形成一个或多个导电金属层作为金属栅极。

金属栅极包括诸如al、cu、w、ti、ta、tin、tial、tialc、tialn、tan、nisi、cosi等的一层或多层金属材料或者其他导电材料。在一些实施例中，在栅极介电层和金属材料之间插接一个或多个功函调整层。功函调整层由导电材料制成，诸如tin、tan、taalc、tic、tac、co、al、tial、hfti、tisi、tasi或tialc的单层或者这些材料的两种或多种的多层。对于n沟道fet，tan、tialc、tin、tic、co、tial、hfti、tisi和tasi中的一种或多种用作功函调整层，而对于p沟道fet，tialc、al、tial、tan、taalc、tin、tic和co中的一种或多种用作功函调整层。

图30示出根据本发明的其他实施例的包括非易失性存储器(nvm)区和各个操作电压的电路区的半导体器件的截面图。

在图30中，第一区域ar1设置为与nvm单元处于相同的表面层级处。换言之，在如图2d的边界bl的左侧中形成位于第一区域ar1中的hv电路并且d1在图30中等于零。在这种情况下，可以形成对应于d2的台阶，从而用于第二区域ar2，而不是第一区域ar1。

在一些实施例中，nvm单元区nvm/第一区域ar1和第二至第五区ar2-ar5之间的台阶高度d4在从约15nm至约150nm的范围内。在其他实施例中，d4在从约25nm至约80nm的范围内。

此外，以从nvm单元区的电压下降的顺序设置具有不同操作电压的第一至第五区域ar1-ar5。在其他实施例中，最高操作电压区ar1位于nvm单元区旁边，其中，用于较低操作电压的一个或多个区域插接在最高操作电压区ar1和nvm单元区之间。

这里描述的各个实施例或实例提供了优于现有技术的若干优势。具有fet的逻辑电路区需要厚的栅极介电层，这可能影响后续的平坦化操作。然而，在本发明中，凹进用于高压区的衬底的表面，这可以减小由厚的栅极介电层引起的高度差。

应当理解的是，并非所有的优势都必须在此讨论，没有特定优势是所有的实施例或实例都必需的，并且其他的实施例或实例可以提供不同的优势。

根据本发明的一个方面，半导体器件包括形成在衬底的存储器单元区中的非易失性存储器单元，形成在衬底的第一电路区中的第一电路和形成在衬底的第二电路区中的第二电路。在截面中可以看出，第一电路区中形成衬底的表面的第一器件位于比在第二电路区中形成衬底的表面的第二器件更低的层级处。

根据本发明的另一方面，在用于制造半导体器件的方法中，在衬底的存储器单元区中形成由保护层覆盖的存储器单元结构。形成掩模图案。掩模图案具有位于第一电路区上方的开口，同时通过掩模图案覆盖存储器单元区和第二电路区。凹进第一电路区中的衬底，同时保护存储器单元区和第二电路区。在位于凹进的衬底上方的第一电路区中形成具有第一栅极介电层的第一场效应晶体管(fet)，并且在位于衬底上方的第二电路区中形成具有第二栅极介电层的第二fet。

根据本发明的另一方面，在用于制造半导体器件的方法中，在衬底的存储器单元区中形成由保护层覆盖的存储器单元结构。在第一电路区中形成凹槽，同时保护存储器单元区和第二至第五电路区。在保护存储器单元区的同时，在位于凹进的衬底上方的第一电路区中形成具有厚度t1的第一栅极介电层，在位于衬底上方的第二电路区中形成具有厚度t2的第二栅极介电层，在位于衬底上方的第三电路区中形成具有厚度t3的第三栅极介电层，在位于衬底上方的第四电路区中形成具有厚度t4的第四栅极介电层，并且在位于衬底上方的第五电路区中形成具有厚度t5的第五栅极介电层。满足t1>t2>t3>t4>t5。

根据本发明的一些实施例，提供了一种半导体器件，包括：非易失性存储器单元，形成在衬底的存储器单元区中；第一电路，形成在所述衬底的第一电路区中；以及第二电路，形成在所述衬底的第二电路区中，其中，从截面图观察，在所述第一电路区中形成所述衬底的表面的第一器件位于比在所述第二电路区中形成所述衬底的表面的第二器件更低的层级处。

在上述半导体器件中，所述第一电路包括具有第一栅极介电层的第一场效应晶体管(fet)，所述第二电路包括具有第二栅极介电层的第二场效应晶体管，以及所述第一栅极介电层的厚度大于所述第二栅极介电层的厚度。

在上述半导体器件中，所述第一电路的操作电压高于所述第二电路的操作电压。

在上述半导体器件中，从截面图观察，在所述存储器单元区中形成所述衬底的表面的存储器单元位于比在所述第一电路区中形成所述衬底的表面的所述第一器件更低的层级处。

在上述半导体器件中，还包括在第三电路区中形成的第三电路，其中，从截面图中观察，在所述第二电路区中形成所述衬底的表面的所述第二器件位于比在所述第三电路区中形成所述衬底的表面的第三器件更低的层级面处。

在上述半导体器件中，所述第二电路的操作电压高于所述第三电路的操作电压。

在上述半导体器件中，沿着所述衬底的表面以所述存储器单元区、所述第一电路区、所述第二电路区和所述第三电路区的顺序布置所述存储器单元区、所述第一电路区、所述第二电路区和所述第三电路区。

在上述半导体器件中，所述第三电路包括具有第三栅极介电层的第三场效应晶体管，以及所述第二栅极介电层的厚度大于所述第三栅极介电层的厚度。

在上述半导体器件中，第一栅极介电层包括氧化硅层和从由氮氧化硅、氧化铪和氧化锌构成的组中选择的至少一种制成的层，以及所述第二介电层和所述第三介电层由氧化硅制成。

在上述半导体器件中，沿着所述衬底的表面以所述存储器单元区、所述第一电路区和所述第二电路区的顺序设置所述存储器单元区、所述第一电路区和所述第二电路区。

在上述半导体器件中，从截面图中观察，在所述存储单元区中形成所述衬底的表面的存储单元与在所述第一电路区中形成所述衬底的表面的所述第一器件位于相同的层级处。

根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在衬底的存储器单元区中形成被保护层覆盖的存储器单元结构；形成掩模图案，所述掩模图案具有位于第一电路区上方的开口，同时通过所述掩模图案覆盖所述存储器单元区和第二电路区；在所述第一电路区中凹进所述衬底，同时，保护所述存储器单元区和所述第二电路区；以及在位于凹进的所述衬底上方的所述第一电路区中形成具有第一栅极介电层的第一场效应晶体管(fet)，以及在位于所述衬底上方的所述第二电路区中形成具有第二栅极介电层的第二场效应晶体管。

在上述方法中，所述第一栅极介电层的厚度大于所述第二栅极介电层的厚度。

在上述方法中，凹进所述衬底包括：通过湿氧化形成氧化物层；以及通过湿蚀刻去除所述氧化物层。

在上述方法中，凹进所述衬底包括通过干蚀刻来蚀刻所述衬底。

在上述方法中，还包括，在形成所述掩模图案之前：形成第一绝缘层；在所述第一绝缘层上方形成第二绝缘层；以及在所述第二绝缘层上方形成第三绝缘层，其中，所述掩模图案是光刻胶图案。

在上述方法中，还包括：在形成所述存储器单元结构之前，凹进位于所述存储器单元区中的所述衬底。

根据本发明的又一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在衬底的存储器单元区中形成被保护层覆盖的存储器单元结构；在第一电路区中形成凹槽，同时保护所述存储器单元区和第二电路区至第五电路区；以及当所述存储器单元区受到保护时，在位于凹进的衬底上方的所述第一电路区中形成具有厚度t1的第一栅极介电层，在位于所述衬底上方的所述第二电路区中形成具有厚度t2的第二栅极介电层，在位于所述衬底上方的所述第三电路区中形成具有厚度t3的第三栅极介电层，在位于所述衬底上方的第四电路区中形成具有厚度t4的第四栅极介电层以及在位于所述衬底上方的所述第五电路区中形成具有厚度t5的第五栅极介电层，其中，满足t1>t2>t3>t4>t5。

在上述方法中，所述第一栅极介电层至所述第五栅极介电层由以下方法形成：在所述第一电路区至所述第五电路区中形成第一介电层；在所述第一介电层上方形成第二介电层；暴露位于所述第二电路区中的所述衬底，同时保护所述第一电路区以及所述第三电路区至所述第五电路区，并且在位于所述第二电路区中的暴露的衬底上方形成第三介电层；暴露位于所述第三电路区中的所述衬底，同时保护所述第一电路区、所述第二电路区、所述第四电路区和所述第五电路区，并且在位于所述第三电路区中的暴露的衬底上方形成第四介电层，暴露位于所述第四电路区中的所述衬底，同时保护所述第一电路区至所述第三电路区和所述第五电路区，并且在位于所述第四电路区中的暴露的衬底上方形成第五介电层；以及暴露位于所述第五电路区中的所述衬底，同时保护所述第一电路区至所述第四电路区，并且在位于所述第五电路区中的暴露的衬底上方形成第六介电层。

在上述方法中，还包括：在形成所述存储器单元结构之前，凹进位于所述存储器单元区中的所述衬底。

上面概述了若干实施例或实例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。