引脚网格阵列封装结构的制作方法

本实用新型涉及一种引脚网格阵列封装结构，属于半导体封装领域。

背景技术：

在CUP封装领域中，由于对可执行越来越多的功能的半导体集成电路的商业需求日益增加，因此半导体集成电路芯片的大小正变得非常大且会消耗大量功率。随着大小的增大及功率要求的提高，在对半导体芯片提供互连及封装的复杂度及成本也已增加。为了减少成本及提高可靠性，先前技术的某些互连设计已提供例如上面安装有半导体芯片或管芯的陶瓷或配线板等绝缘体衬底。

配线板上的金属导体或迹线一般用于将环绕管芯的外引线结合区域上的结合垫与多个端子引脚互连。先前技术设计中的迹线通常使用通往各种外部引脚的非常长或非常短的互连迹线而远离外引线结合区域朝封装的外侧边缘路由。在其他先前技术设计中，所述迹线再次使用通往各种外部端子引脚的或非常长或非常短的互连迹线而远离外引线结合区域朝管芯路由。因此，非常长的迹线长度与非常短的迹线长度相比在寄生电感及寄生电容方面有所增大。此外，这将会使不同迹线或信号通道之间产生电信号延时问题。

因此将期望提供一种与传统上可获得的引脚网格阵列封装结构相比具有更高封装密度的引脚网格阵列封装结构。此外，减小非常长的迹线的物理长度将是有利的，这使得所有迹线的长度差小于传统引脚网格阵列结构的长度差，由此等化不同通道之间的电信号延时。在本实用新型中这是通过提供具有多个导体段的衬底或配线板而实现，其中第一导体段从外引线结合区域上的结合垫向外延伸且交错的第二导体段从外引线结合区域上的结合垫向内延伸。另外，所述导体段中形成有延时线(电容加载)网络以进一步等化不同导体段之间的信号延时。

为了解决上述问题，美国专利申请第4887148号公开了如下内容：引脚网格阵列封装结构包括：封装本体构件；配线板，具有用于接纳半导体芯片的中心部分；胶带引线电路；以及盖构件。多个金属端子引脚实质上延伸于本体构件的整个顶表面及整个底表面之上。该文件虽然解决了前述问题，但是，上述文件存在如下问题：1、在散热方面，需要额外填充导热材料，故制造工艺较为复杂；2、由于配线板为印刷电路板(PCB)，所以，其上相邻的导体段制造相对困难，更重要的，在柔性电路板上，相邻的导体段之间存在干扰的问题，除此之外，由于芯片正方，所以，需要格外采用胶带引线将芯片与配线板上的导体段电连接，所以，相对的制造工艺也相对复杂。

技术实现要素：

本实用新型的目的在于提供一种引脚网格阵列封装结构，其节约了成本和简化了生产工艺，又减小了相邻的导体段之间存在干扰的等问题。

为达到上述目的，本实用新型提供如下技术方案：一种引脚网格阵列封装结构，包括具有相背设置的正面和背面的硅衬底、设置在所述硅衬底的正面的芯片、设置在所述硅衬底下方的封装底板、及罩设在所述封装底板上方以包围所述硅衬底、芯片的盖体；

所述封装底板具有相背设置的上表面和下表面，所述封装底板上设置有多个金属端子引脚，所述金属端子引脚贯穿所述封装底板，且于所述封装底板的上表面上形成端子引脚端部；

所述硅衬底设置于所述封装底板的上表面，所述金属端子引脚贯穿所述硅衬底，所述硅衬底包括矩形形状的引线结合区域和芯片安装区域；所述引线结合区域被设置成与芯片安装区域成间隔地绕开的关系，所述引线结合区域形成有结合垫；所述硅衬底的上表面上形成有金属引线和与所述金属引线电气连接的导电电极，所述金属引线包括多个导体段，多个所述导体段在其端部以间隔开的金属端子垫做结，所述金属端子垫与相应的所述端子引脚端部垂直对准或对齐；多个所述导体段包括由从引线结合区上的所述结合垫向外延伸的第一导体段和从所述引线结合区域上的所述结合垫向内延伸的交错的第二导体段；

所述芯片倒置在所述硅衬底上，所述芯片具有管芯，所述芯片的管芯与导电电极电气连接。

进一步的：所述引脚网格阵列封装结构还包括网络延时装置，所述网络延时装置形成在所述金属引线中以等化不同导体段之间的信号延时。

进一步的：所述网络延时装置包括与所述导体段一体形成的多个第一向外延伸桩构件。

进一步的：所述网络延时装置还包括与所述导体段一体形成的多个第二向外延伸桩构件，所述第二向外延伸桩构件与所述第一向外延伸桩构件相对设置。

进一步的：其特征在于，每个所述第二向外延伸桩构件、第一向外延伸桩构件上加载有电容。

进一步的：所述电容接地设置。

进一步的：所述端子引脚被排列成行及列以形成相对于所述封装底板旋转45°的矩阵阵列。

进一步的：所述封装底板上设置有解耦电容器网络，该解耦电容器网络内包括多个分立的电容器。所述封装底板上形成有四个隅角区域，多个所述电容器设置在四个隅角区域内。

进一步的：所述封装底板由所述金属端子引脚在其中成型的热塑性材料形成，所述盖体是由导热材料形成。

本实用新型的有益效果在于：由于采用硅衬底，其散热能力优秀，所以无需再在盖体内填充导热材料，节约了成本和简化了生产工艺，且可以减小引脚网格阵列封装结构的整体体积；又该芯片可以倒置该硅衬底上，所以，芯片的安装更方便，无需额外的采用TAB胶带进行电连接；而且由于硅衬底的本身特性和制造特性，可以将导体段设置的更窄，从而进一步减小相邻导体段之间的干扰，布局也更方便。又由于可以将导体段设置的更窄，即可以进一步的有效减小阻抗。

上述说明仅是本实用新型技术方案的概述，为了能够更清楚了解本实用新型的技术手段，并可依照说明书的内容予以实施，以下以本实用新型的较佳实施例并配合附图详细说明如后。

附图说明

图1是本实用新型的半导体单层网络封装结构的剖视图；

图2是沿线2-2截取的图1所示半导体单层网络封装结构的俯视平面图；

图3是硅衬底的俯视平面图，其示出硅衬底的向外的导体段及向内的导体段；

图4是导体段的包含网络延时装置的一部分的俯视平面图。

具体实施方式

下面结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。以下实施例用于说明本实用新型，但不用来限制本实用新型的范围。

请参见图1，本实用新型一较佳实施例所示的一种引脚网格阵列(PGA)封装结构10包括具有相背设置的正面28和背面26的硅衬底14、设置在所述硅衬底14的正面28的芯片18、设置在所述硅衬底14下方的封装底板12、及罩设在所述封装底板12上以包围所述硅衬底14、芯片18的盖体22。

请参见图1和图2，所述封装底板12上设置有多个金属端子引脚24。所述封装底板12被界定成大体为菱形形状的构造，优选为由热塑性材料形成以在例如使用传统注射成型设备进行IS成型时包含多个金属端子引脚24。所述封装底板12具有相背设置的上表面(未标号)和下表面(未标号)，所述金属端子引脚24贯穿所述封装底板12，且于所述封装底板12的上表面上形成端子引脚端部30。该端子引脚部30可以为突出封装底板12的突起。所述封装底板12的四个侧的尺寸依于金属端子引脚24的数目而变化，金属端子引脚24的数目可介于68个引脚至410个引脚的范围。多个金属端子引脚24以行及列的形式安置于菱形形状的封装底板12内以提供矩阵阵列。该金属端子引脚24行及列形成为相对于所述封装底板12旋转45°的矩阵阵列。

请参见图3并结合图1，所述硅衬底14设置于所述封装底板12的上表面，所述金属端子引脚24贯穿所述硅衬底14，所述硅衬底14包括矩形形状的引线结合区域34a和芯片安装区域(未标号)。所述引线结合区域34a即为OLB区域，所述硅衬底14的上表面除包括引线结合区域34a、芯片安装区域外，还包括围绕在引线结合区域34a外的其他区域(未标号)。所述引线结合区域34a被设置成与芯片安装区域成间隔地绕开的关系，所述引线结合区域34a形成有结合垫42a。所述硅衬底14的上表面上形成有金属引线和与所述金属引线电气连接的导电电极(未图示)。所述金属引线和导电电极通过刻蚀、淀积等传统的硅衬底14的制作工艺制作完成。所述金属引线包括多个导体段40，多个所述导体段40在其端部以间隔开的金属端子垫36做结，所述金属端子垫36与相应的所述端子引脚端部30垂直对准或对齐。所述硅衬底14上设置有多个贯穿该硅衬底14的通孔38，该通孔38自硅衬底14的上表面贯穿下表面，所述金属端子引脚24通过穿过通孔38以与对应的金属引线电连接。电连接可以采用激光焊接、超声焊接等。多个所述导体段40包括由从引线结合区域34a上的所述结合垫42a向外延伸的第一导体段40a和从所述引线结合区域34a上的所述结合垫42a向内延伸的交错的第二导体段40b，其中部分导体部延伸至芯片安装区域内以增大封装密度。在本实用新型中，由于第一导体段40a的交错部分远离OLB区域34a，因此其物理长度被制成为更短的，且先前技术的PGA封装中不同金属端子垫36a之间的非常长的及非常短的互连迹线已消除。因此，本实用新型的导体段40的物理长度之间的差异小于传统PGA封装的50％。因此，不同通道或导体之间的电信号延时已得以显著减小，但并未完全消除。此外，由于在同一方向上延伸的任意两个导体段40(即，两个段40a)之间的距离已因所述交错图案而增大，因此这些导体段40之间的串扰被最小化。

请参见图4，所述引脚网格阵列封装结构10还包括网络延时装置，所述网络延时装置形成在所述金属引线中以等化不同导体段40之间的信号延时。所述网络延时装置包括与所述导体段40一体形成的多个第一向外延伸桩构件43a。所述网络延时装置还包括与所述导体段40一体形成的多个第二向外延伸桩构件43b，所述第二向外延伸桩构件43b与所述第一向外延伸桩构件43a相对。每个所述第二向外延伸桩构件43b、第一向外延伸桩构件43a上加载有电容。所述电容接地(DCC)设置，从而实现开路设置。通过将电容接地设置，从而在生产的过程中实现阻抗可调。所述第一向外延伸桩构件43a、第二向外延伸桩构件43b的数量可以根据实际需求设置。通过设置该延时网络延时装置使得能够实现阻抗匹配能力且因此等化不同通道之间的信号延时，由此补偿金属端子引脚24、金属引线及该封装结构内的任意不连续现象的影响。

请参见图1和他2，所述芯片18安装区域为矩形形状。所述芯片18倒置在所述硅衬底14上，位于芯片安装区域内，所述芯片18具有管芯46a、46b，所述芯片18的管芯46a、46b与导电电极电气连接。在本实用新型中，由于采用硅衬底14，其散热能力优秀，所以无需再在盖体22内填充导热材料，节约了成本和简化了生产工艺，又该芯片18可以倒置该硅衬底14上，所以，芯片18的安装更方便，无需额外的采用TAB胶带进行电连接，而且由于硅衬底14的本身特性和制造特性，可以将导体段40设置的更窄，从而进一步减小相邻导体段40之间的干扰，布局也更方便。又由于可以将导体段40设置的更窄，即可以进一步的有效减小阻抗。

请结合图1和图2，所述硅衬底14形状、大小同封装底板12，并重叠固定在封装底板12上。所述封装底板12上设置有解耦电容器网络，该解耦电容器网络内包括多个分立的电容器25。所述封装底板12上形成有四个第一隅角区域A。通过将矩阵阵列相对于本体构件12的所述四个侧旋转近似45°以具有四个大空间的第一隅角区域A。通过四个第一隅角区域A可以有效的容置原本将正常地形成于硅衬底14上的分立的电容器25。应注意，金属端子引脚24中的某些金属端子引脚(例如端子引脚24a)安置于作为硅衬底14一部分的外引线结合区域34a(OLB区域34a)内。此外，在管芯46a、46b的区域下方安置有一定数目的其他金属端子引脚24b。因此，封装密度得以增大。

请结合图1，所述盖体22是由导热材料形成。所述盖体22具有空腔48，所述芯片18收纳在空腔48内。在本实施例中，由于无需在盖体22内设置导热材料，从而有助于减小引脚网格阵列封装结构10的整体体积，该盖体22包括与封装底板12上的第一隅角区域A相似的四个第二隅角区域B。这些第二隅角区域B可有效地用于容纳大量分立的电组件52(例如电阻器、电容器、电感器等)，电组件52可适当地连接至硅衬底14。该第二隅角区域B为空腔的四个内端角空间。盖体22可优选地由良好的导热材料形成且具有侧凸缘54，侧凸缘54可密闭地密封或结合至封装底板12以防止暴露至大气环境。作为另外一种选择，盖体22可由例如硝酸铝等陶瓷材料制成。盖体22与硅衬底14的结合可以任意数目的传统方式(例如热结合、超声焊接或使用环氧粘合剂的粘合剂结合)来实现。

综上所述：由于采用硅衬底14，其散热能力优秀，所以无需再在盖体22内填充导热材料，节约了成本和简化了生产工艺，且可以减小引脚网格阵列封装结构10的整体体积；又该芯片18可以倒置该硅衬底14上，所以，芯片18的安装更方便，无需额外的采用TAB胶带进行电连接；而且由于硅衬底14的本身特性和制造特性，可以将导体段40设置的更窄，从而进一步减小相邻导体段40之间的干扰，布局也更方便。又由于可以将导体段40设置的更窄，即可以进一步的有效减小阻抗。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。