一种半导体晶体管结构的制作方法

本实用新型涉及集成电路制造领域，特别是涉及一种半导体晶体管结构。

背景技术：

随着集成电路技术的快速发展，集成电路中器件的密集度越来越高，半导体器件的特征尺寸不断减小，特别是有效栅长(effective gate length)的缩短，短沟道效应(Short-channel effects)导致的漏电问题、热载流子效应(Hot carrier effect)等问题，对器件可靠性提出了挑战。

金属氧化物半导体场效应晶体管(MOSFET)结构被广泛的运用于半导体集成电路(IC)的制程布局，在MOSFET的结构中必需在侧壁上形成一侧壁绝缘层以隔离栓导电层与柵导电层，藉以避免两导体层的短路造成器件(Device)失效，但是也因此产生寄生电容。随着动态随机存取存储器DRAM(Dynamic Random Access Memory)的工艺持续微缩至纳米等级，在元件大幅微缩的条件下，改善栅极和接触导体间的寄生电容是一大挑战。

因此，如何能够减小栅极和接触导体间的寄生电容，提高半导体器件的可靠性，已成为本领域技术人员亟待解决的一个重要问题。.

技术实现要素：

鉴于以上所述现有技术，本实用新型的目的在于提供一种半导体晶体管结构，用于改善现有技术中MOSFET结构的栅极和接触导体间的寄生电容问题。

为实现上述目的及其他相关目的，本实用新型提供一种半导体晶体管结构，包括：

半导体衬底；

栅极组件，位于所述半导体衬底之上，所述栅极组件包括栅介质层、位于所述栅介质层上的栅导电层；

侧壁隔离结构，位于所述栅极组件的侧壁，所述侧壁隔离结构由所述栅极组件侧壁由内向外依次包括第一隔离层、空气隔离层以及第二隔离层；及

栓导电层，位于所述栅极组件的两侧，由所述侧壁隔离结构将所述栓导电层与所述栅极组件隔离。

可选地，所述空气隔离层隔离所述第一隔离层和所述第二隔离层，使得所述第一隔离层和所述第二隔离层不直接连接。

可选地，所述空气隔离层的宽度向间隔空隙小于等于所述第二隔离层的宽度。

可选地，所述侧壁隔离结构还包含封口层，设置于所述空气隔离层上，以气闭密封所述空气隔离层。

进一步可选地，所述封口层更形成于所述第一隔离层和所述第二隔离层之间，以填入所述空气隔离层的一部分，所述封口层的渗透底缘在所述半导体衬底之上的高度大于所述栅导电层的顶面上缘在所述半导体衬底之上的高度。

进一步可选地，所述封口层更形成于所述第二隔离层上，用以修正所述侧壁隔离结构的宽度向截面轮廓。

进一步可选地，所述封口层的介电常数小于所述第一隔离层和所述第二隔离层的介电常数，且大于所述空气隔离层的介电常数。

更进一步可选地，所述封口层的材料选自于氮氧化硅(SiON)，所述第一隔离层和所述第二隔离层的材料均为氮化硅(SiN)。

如上所述，本实用新型的半导体晶体管结构，具有以下有益效果：

本实用新型的半导体晶体管具有特殊的侧壁隔离结构，可有效降低寄生电容值，进而改善电阻电容延迟(RC delay)增快速度和降低开关能量(Switching energy)。

附图说明

图1显示为本实用新型实施例提供的半导体晶体管结构的示意图。

图2a-2m显示为本实用新型实施例一提供的半导体晶体管结构的制备流程示意图。

图3a-3e显示为本实用新型实施例二提供的半导体晶体管结构的制备流程示意图。

元件标号说明

100 半导体衬底

201 栅介质层

202 栅导电层

203 绝缘保护层

301 第一隔离层

301’ 第一氮化硅薄膜

302 空气隔离层

302’ 牺牲层

303 第二隔离层

303’ 第二氮化硅薄膜

304 封口层

304’ 氮氧化硅薄膜

400 栓导电层

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

为了改善现有技术中MOSFET结构的栅极和接触导体间的寄生电容问题，本实施例将提供一种具有特殊侧壁隔离结构的半导体晶体管，可有效降低寄生电容值，进而改善电阻电容延迟(RC delay)增快速度和降低开关能量(Switching energy)。

请参阅图1，本实用新型提供的半导体晶体管结构，包括：

半导体衬底100；栅极组件，位于所述半导体衬底100之上，所述栅极组件包括栅介质层201、位于所述栅介质层201上的栅导电层202；侧壁隔离结构，位于所述栅极组件的侧壁，所述侧壁隔离结构由所述栅极组件的侧壁由内向外依次包括第一隔离层301、空气隔离层302以及第二隔离层303；栓导电层400，位于所述栅极组件的两侧，由所述侧壁隔离结构将所述栓导电层400与所述栅极组件隔离。所述半导体衬底100可以包括沟道及位于所述沟道两端的源区和漏区。

在本实用新型的一些实施例中，所述栅极组件还包括位于所述栅导电层202之上的绝缘保护层203。

其中，所述空气隔离层302隔离所述第一隔离层301和所述第二隔离层303，使得所述第一隔离层301和所述第二隔离层303不直接连接。所述空气隔离层302的宽度向间隔空隙小于等于所述第二隔离层303的宽度。具体地，所述第一隔离层301的宽度为2-15nm；所述空气隔离层302的宽度向间隔空隙为2-15nm；所述第二隔离层303的宽度为2-15nm。

所述侧壁隔离结构还可以包含封口层304，设置于所述空气隔离层302上，以气闭密封所述空气隔离层302。封口层304的设置可以防止在半导体制程中沉积物或异物进入所述空气隔离层302中。具体地，所述封口层304可以形成于所述第一隔离层301和所述第二隔离层303之间，以填入所述空气隔离层302的一部分，所述封口层304的渗透底缘a在所述半导体衬底100之上的高度大于所述栅导电层202的顶面上缘b在所述半导体衬底100之上的高度。在本实用新型的一些实施例中，所述封口层304更形成于所述第二隔离层303上，用以修正所述侧壁隔离结构的宽度向截面轮廓，例如，补正所述第二隔离层303的纵向厚度，以使其与所述第一隔离层301的纵向厚度相差不致过大。

所述封口层304的介电常数小于所述第一隔离层301和所述第二隔离层303的介电常数，且大于所述空气隔离层302的介电常数。具体地，所述封口层304的材料选自于氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO₂)中所构成群组的其中一种，更理想地，可以是氮氧化硅(SiON)；所述第一隔离层301和所述第二隔离层303的材料可以为氮化硅(SiN)。所述绝缘保护层203的材料为氮化硅(SiN)。所述栓导电层400的材料可以为掺杂多晶硅。

下面进一步详细说明本实用新型提供的半导体晶体管结构的制备方法。

实施例一

请参阅图2a-2m，本实施例提供的半导体晶体管结构的制备方法包括如下步骤：

S11如图2a所示，在半导体衬底100上依次形成栅介质层201、栅导电层202和绝缘保护层203。具体地，半导体衬底100可以采用硅衬底；可以在硅衬底表面氧化一层氧化层作为栅介质层201，厚度为1-10nm；然后可以利用气相沉积法生长出一层厚度为20-60nm的钨金属导电薄膜与厚度为50-300nm的氮化硅薄膜分别作为栅导电层202和绝缘保护层203。

S12如图2b所示，定义栅极图案，通过光刻刻蚀在所述半导体衬底100上形成栅极组件，所述栅极组件包括栅介质层201、位于所述栅介质层201上的栅导电层202、以及位于所述栅导电层202之上的绝缘保护层203。

S13在所述栅极组件的侧壁由内向外依次形成第一隔离层301、牺牲层302’和第二隔离层303；具体地，可以采用化学气相沉积的方法形成所述第一隔离层301、所述牺牲层302’和所述第二隔离层303，并在每次气相沉积之后刻蚀去除多余的材料。

如图2c所示，先在步骤S12所得结构上生长一层第一氮化硅薄膜301’，厚度约为2-15nm，然后如图2d所示，采用干法刻蚀将硅衬底上的氮化硅去除掉，让硅衬底的表面裸露出来，留在所述栅极组件的侧壁上的氮化硅薄膜301’作为第一隔离层301。

如图2e所示，再生长一层氧化硅薄膜302’，厚度约为2-15nm，然后如图2f所示，采用干法刻蚀将硅衬底上的氧化硅去除掉，让硅衬底的表面裸露出来，留在所述栅极组件侧壁上的氧化硅薄膜作为牺牲层302’。

如图2g所示，再生长一层第二氮化硅薄膜303’，厚度约为2-15nm，然后如图2h所示，采用干法刻蚀将硅衬底上的氮化硅去除掉，让硅衬底的表面裸露出来，并让栅极顶部的氧化硅裸露出来，留在所述栅极组件的侧壁上的第二氮化硅薄膜303’作为第二隔离层303。

S14去除所述牺牲层302’得到空气隔离层。如图2i所示，通过上一步骤中刻蚀露出了牺牲层302’的顶部，采用湿法刻蚀去除所述牺牲层302’，让牺牲层302’覆盖的硅衬底的表面裸露出来，去除牺牲层302’得到的空隙可作为空气隔离层。

S15在所述栅极组件的顶部形成一层绝缘材料作为所述空气隔离层302的封口层304。

具体地，如图2j所示，先在步骤S14所得结构上生长一层氮氧化硅薄膜304’，厚度约2～15nm，然后如图2k所示，以刻蚀技术将硅衬底上的氮氧化硅去除掉，让硅衬底的表面裸露出来，在所述栅极组件的顶部留下用于密封所述空气隔离层302的封口层304。需要说明的是，封口层304的材料还可以是氧化硅、氮化硅或其他适合的材料。

S16在所述栅极组件周围形成栓导电层400。

具体地，如图2l所示，利用气相沉积法将栅极周围用掺杂多晶硅填满作为栓导电层400，厚度为100-300nm。然后如图2m所示，以刻蚀技术将栅极顶部的掺杂多晶硅去除掉。

其中，氮化硅薄膜沉积制程气体可以是甲硅烷(SiH₄)，二氯化硅烷(SiH₂Cl₂)，四氯化硅(SiCl₄)，氨气(NH₃)等；制程压力可为0.1-100torr，制程温度可为350-800℃。氧化硅薄膜可以用低压化学气相沉积(LPCVD)TEOS得到。氮氧化硅薄膜沉积可以用低压化学气相沉积(LPCVD)或等离子增强化学气相沉积(PECVD)的方式完成，不限于单片式或批次式反应腔，也可以是原子层沉积(ALD)，不限于单片式或批次式反应腔，制程气体可以是甲硅烷(SiH₄)，二氯化硅烷(SiH₂Cl₂)，四氯化硅(SiCl₄)，氨气(NH₃)，氧化二氮(N₂O)等。

实施例二

请参阅图3a-3e，本实施例提供的半导体晶体管结构的制备方法包括如下步骤：

S21在半导体衬底100上依次形成栅介质层201、栅导电层202和绝缘保护层203。

S22定义栅极图案，通过光刻刻蚀在所述半导体衬底100上形成栅极组件，所述栅极组件包括栅介质层201、位于所述栅介质层201上的栅导电层202、以及位于所述栅导电层202之上的绝缘保护层203。

S23在所述栅极组件的侧壁由内向外依次形成第一隔离层301、牺牲层302’和第二隔离层303；可以采用气相沉积的方法形成所述第一隔离层301、所述牺牲层302’、所述第二隔离层303，并在每次气相沉积之后刻蚀去除多余的材料。

上述步骤S21-S23与实施例一的步骤S11-S13基本相同，故在此不做赘述。

S24在所述栅极组件周围形成栓导电层400。具体地，如图3a所示，利用气相沉积法将栅极周围用掺杂多晶硅填满作为栓导电层400，厚度为100-300nm。然后如图3b所示，以刻蚀技术将栅极顶部的掺杂多晶硅去除掉，将牺牲层302’的顶部露出来。

S25去除所述牺牲层302’得到空气隔离层303。如图3c所示，通过上一步骤中刻蚀露出了牺牲层302’的顶部，采用湿法刻蚀去除所述牺牲层302’，让牺牲层302’覆盖的硅衬底的表面裸露出来，去除牺牲层302’得到的空隙可作为空气隔离层302。

S26在所述栅极组件的顶部沉积一层绝缘材料，从而在所述空气隔离层302的顶部形成封口层304。具体地，如图3d所示，先在步骤S25所得结构上生长一层氮氧化硅薄膜304’，厚度约2～15nm，然后如图3e所示，以刻蚀技术将所述栅极组件顶部的多余氮氧化硅去除掉，仅留下用于密封所述空气隔离层302的封口层304。需要说明的是，封口层304的材料还可以是氧化硅、氮化硅或其他适合的材料。

综上所述，本实用新型的半导体晶体管结构采用了特殊的侧壁隔离结构，与栅极结构邻接的三层侧壁绝缘材料包含通过空气间隙从第二层绝缘材料分离出来的绝缘材料。在含有空气间隙侧壁形成的MOSFET器件中可以有效降低寄生电容和相应的电阻电容延迟。

根据电容公式(k为介电常数，A为平行导电层面积，d为两平行导电层的距离)，以氮化硅薄膜(k为7.8)和空气隙(k为1)为侧壁绝缘层且空气隙顶端以氮氧化硅(k为5)封口的组合，由于采用了空气隙，有效的降低了栅极导电层与栓导电层之间介质的介电常数，从而可有效降低寄生电容值，而电阻电容延迟(RC delay)时间以及开关能量(Switching energy)均与寄生电容成正比，因此降低寄生电容，进而可改善电阻电容延迟增快速度，并可降低开关能量。

所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。