本实用新型涉及半导体封装领域，尤其涉及一种多芯片堆叠的封装体。
背景技术：
当前IC半导体封装领域，电子产品趋向于短小轻薄，在相同功能下减小和减薄封装尺寸成为一种趋势，传统多芯片封装采用多个芯片并排平铺的方式进行，占用的基板或框架面积大，且由于面积大，封装厚度一般偏厚，且对于功率器件导电性能较差。
技术实现要素：
本实用新型所要解决的技术问题是，提供一种多芯片堆叠的封装体，其结构简单，封装工艺流程简单，封装厚度薄，导电性能、散热性、可靠性好，占用封装面积小。
为了解决上述问题，本实用新型提供了一种多芯片堆叠的封装体，包括：一图形化的框架，所述框架具有至少一个金属垫及一芯片基岛；一第一芯片，所述第一芯片未设置焊垫的表面连接至所述芯片基岛的一表面，所述第一芯片的焊垫通过一与所述第一芯片的焊垫对应的第一重布线层及一第一金属柱与所述金属垫的一表面连接，一第二金属柱的一端与所述金属垫的另一表面连接，另一端作为第一芯片的管脚；一第二芯片，所述第二芯片未设置焊垫的表面连接至所述芯片基岛的另一表面，所述第二芯片的焊垫与一第二芯片的管脚连接；一塑封体，塑封所述第一芯片及所述第二芯片，所述第一芯片的管脚及第二芯片的管脚暴露于所述塑封体之外。
进一步，所述封装体还包括一第二重布线层，所述第二重布线层的各个金属块分别与所述第二金属柱及所述第二芯片的焊垫连接，第一芯片的管脚及第二芯片的管脚形成在所述第二重布线层的金属块的表面。
进一步，所述金属垫与所述芯片基岛位于同一层内。
进一步，在所述第一金属柱与塑封体接触的外壁设置有第一种子层，在所述第二金属柱与塑封体接触的外壁设置有第二种子层。
本实用新型的优点在于，采用导电性优良的金属柱和内部重布线层(RDL)方式进行双芯片堆叠封装，具有结构简单，封装工艺流程简单，封装厚度薄，导电性能、散热性、可靠性好，占用封装面积小等优点。可广泛应用于QFN/DFN/PIP封装及先进封装领域，替代传统WB打线的产品，封装成品更薄，占用面积小，导电性和散热性更佳。
附图说明
图1是本实用新型多芯片堆叠封装方法的第一具体实施方式的步骤示意图；
图2A～图2M是本实用新型多芯片堆叠封装方法的第一具体实施方式的工艺流程图；
图3A～图3C是形成具有第一种子层的封装体的工艺流程图；
图4A～图4H是本实用新型多芯片堆叠封装方法的第二具体实施方式的工艺流程图；
图5是本实用新型封装体的第一具体实施方式结构示意图；
图6是本实用新型封装体的第二具体实施方式结构示意图。
具体实施方式
下面结合附图对本实用新型提供的多芯片堆叠的封装体的具体实施方式做详细说明。
图1是本实用新型多芯片堆叠封装方法的步骤示意图，本实用新型多芯片堆叠封装方法包括如下步骤：步骤S10、提供一图形化的框架，所述框架具有至少一个金属垫及一芯片基岛；步骤S11、将一第一芯片黏贴在所述芯片基岛的上表面，所述第一芯片未设置焊垫的表面与所述芯片基岛连接，所述金属垫的数量与所述第一芯片的焊垫的数量相同；步骤S12、进行第一次塑封，形成第一塑封体，所述第一塑封体覆盖所述第一芯片及所述金属垫的上表面；步骤S13、去除与所述金属垫及所述第一芯片的焊垫对应的第一塑封体，暴露出所述金属垫的上表面及第一芯片的焊垫；步骤S14、在第一塑封体表面沉积图形化的金属层，其中，在与所述金属垫对应位置处形成一第一金属柱，在与所述第一芯片的焊垫对应位置处形成第一重布线层，所述第一芯片的每个焊垫通过所述第一重布线层与一个第一金属柱连接；步骤S15、进行第二次塑封，形成第二塑封体，所述第二塑封体覆盖所述第一重布线层；步骤S16、暴露出所述金属垫的下表面及所述芯片基岛的下表面；步骤S17、将一第二芯片黏贴在所述芯片基岛的下表面，所述第二芯片未设置焊垫的表面与所述芯片基岛连接；步骤S18、进行第三次塑封，形成第三塑封体，所述第三塑封体覆盖所述第二芯片及所述金属垫的下表面；步骤S19、去除与所述金属垫及所述第二芯片的焊垫对应的第三塑封体，暴露出所述金属垫的下表面及第二芯片的焊垫；步骤S20、在第三塑封体表面沉积图形化的金属层，其中，在与所述金属垫对应位置处形成一第二金属柱，在与所述第二芯片的焊垫对应位置处形成第二芯片的管脚，所述第一芯片的焊垫通过第一金属柱、金属垫与所述第二金属柱连接，所述第二金属柱的暴露端作为第一芯片的管脚。
图2A～图2M是本实用新型多芯片堆叠封装方法的工艺流程图。
请参阅步骤S10及图2A，提供一图形化的框架200，所述框架200具有至少一个金属垫201及一芯片基岛202。其中，所述框架200为具有金属垫201及芯片基岛202的金属框架，也可以包括一基板，所述基板上设置有所述金属垫201及所述芯片基岛202。在本具体实施方式中，所述框架200括一基板203，所述基板203上设置有所述金属垫201及所述芯片基岛202。其中，所述金属垫201可以为铜垫，所述芯片基岛202可以导电或不导电。
请参阅步骤S11及图2B，将一第一芯片204黏贴在所述芯片基岛202的上表面，所述第一芯片204未设置焊垫205的表面与所述芯片基岛202连接，所述金属垫201的数量与所述第一芯片204的焊垫205的数量相同。即所述第一芯片204正装在所述芯片基岛202 上。其中，第一芯片204可通过导电或者不导电的粘结剂黏贴在所述芯片基岛202的上表面。
请参阅步骤S12及图2C，进行第一次塑封，形成第一塑封体206，所述第一塑封体206 覆盖所述第一芯片204及所述金属垫201的上表面。其中，所述金属垫201的下表面及所述芯片基岛202未与所述第一芯片204连接的表面未被所述第一塑封体206覆盖。在本具体实施方式中，由于所述金属垫201的下表面及所述芯片基岛202未与所述第一芯片204 连接的表面与所述基板203连接，故未被所述第一塑封体206覆盖。
请参阅步骤S13及图2D，去除与所述金属垫201及所述第一芯片204的焊垫205对应的第一塑封体206，暴露出所述金属垫201的上表面及第一芯片204的焊垫205。其中，可通过研磨、蚀刻或穿孔的方式暴露出所述焊垫205，通过蚀刻或穿孔的方式暴露出所述金属垫201。在本具体实施方式中，通过蚀刻的方法暴露出所述第一芯片的焊垫205及金属垫 201，因此，在第一芯片的焊垫205及金属垫201对应位置处均会形成过孔207。
请参阅步骤S14及图2E，在第一塑封体206表面沉积图形化的金属层，其中，在与所述金属垫201对应位置处形成一第一金属柱208，在与所述第一芯片的焊垫205对应位置处形成第一重布线层209，所述第一芯片的每个焊垫205通过所述第一重布线层209与一个第一金属柱208连接。进一步，所述金属层在过孔207内沉积形成第一金属柱208及第一重布线层209。在本步骤中，所述第一芯片的焊垫205通过一第一重布线层209与第一金属柱 208后与所述金属垫201的一个表面连接，即所述第一芯片的焊垫205与所述金属垫201可电导通。
进一步，在所述第一金属柱208与所述第一塑封体206接触的外壁还具有一第一种子层210。形成该种结构的具体步骤如下：
请参阅图3A，在图2D所示的图形基础上，在所述第一塑封体206、金属垫201及第一芯片的焊垫205的暴露表面形成第一种子层210。所述第一种子层210可通过镀膜工艺(例如，PVD、CVD等物理化学方法)形成。所述第一种子层210可作为在第一塑封体206表面沉积的金属层的种子层。
请参阅图3B，在所述第一种子层210的表面曝光显影形成图形化的光阻层300。该方法为现有方法，本领域技术人员可从现有技术中获得。
请参阅图3C，在所述第一种子层210的表面沉积金属层310。所述金属层310可采用电镀的方式形成。
去除光阻层300及其下方的第一种子层210，形成图2E所示的结构。其中，光阻层300 的去除方法可为采用剥离液剥除，第一种子层210的去除方法可为蚀刻。
请参阅步骤S15及图2F，进行第二次塑封，形成第二塑封体211，所述第二塑封体211 覆盖所述第一重布线层209。
请参阅步骤S16及图2G，暴露出所述金属垫201的下表面及所述芯片基岛202的下表面。若所述框架200为金属框架，则所述金属垫201的下表面及所述芯片基岛202的下表面直接暴露在第一塑封体206之外，不需要进行额外操作。而在本具体实施方式中，所述框架200括一基板203，所述基板203上设置有所述金属垫201及所述芯片基岛202，则在该步骤中，去除所述基板203，以暴露出所述金属垫201的下表面及所述芯片基岛202的下表面。进一步，在该步骤中，还可以旋转所述封装结构，以使暴露出的所述金属垫201的下表面及所述芯片基岛202的下表面朝上，便于后续工艺的进行。
请参阅步骤S17及图2H，将一第二芯片212黏贴在所述芯片基岛202的下表面，所述第二芯片212未设置焊垫213的表面与所述芯片基岛202连接。所述第二芯片212正装在所述芯片基岛202上。其中，第二芯片212可通过导电或者不导电的粘结剂黏贴在所述芯片基岛202的下表面。可见，所述第一芯片204与所述第二芯片212黏贴在同一芯片基岛 202的上下表面上。
请参阅步骤S18及图2I，进行第三次塑封，形成第三塑封体214，所述第三塑封体214 覆盖所述第二芯片212及所述金属垫201的下表面。
请参阅步骤S19及图2J，去除与所述金属垫201及所述第二芯片的焊垫213对应的第三塑封体214，暴露出所述金属垫201的下表面及第二芯片的焊垫213。其中，可通过研磨、蚀刻或穿孔的方式暴露出所述第二芯片的焊垫213，通过蚀刻或穿孔的方式暴露出所述金属垫201。在本具体实施方式中，通过蚀刻的方法暴露出所述第二芯片的焊垫213及金属垫 201，因此，在第二芯片的焊垫213及金属垫201对应位置处均会形成过孔215。
请参阅步骤S20及图2K，在第三塑封体214表面沉积图形化的金属层，在与所述金属垫201对应位置处所述金属层形成一第二金属柱216，所述第二金属柱216穿过所述第三塑封体214与所述金属垫201连接，在与所述第二芯片的焊垫213对应位置处所述金属层形成第二芯片212的管脚217，所述第一芯片的焊垫205通过第一金属柱208、金属垫201与所述第二金属柱216连接，所述第二金属柱216的暴露端作为第一芯片204的管脚222。进一步，所述金属层在过孔215内沉积形成第二金属柱216及与所述第二芯片的焊垫213连接的管脚217。
进一步，在所述第二金属柱216与所述第三塑封体214接触的外壁还具有一第二种子层218。其形成方法及作用与所述第一种子层210的形成方法及作用相同，不再赘述。
进一步，请参阅图2L，进行第四次塑封，形成第四塑封体221，所述第四塑封体221 覆盖所述第三塑封体214及第一芯片的管脚222及第二芯片的管脚217。
进一步，请参阅图2M，去除各个管脚对应位置处的第四塑封体221，以使得第一芯片的管脚222及第二芯片的管脚217暴露，实现与外部部件的连接。其中，可采用蚀刻或者研磨的方式暴露出各个管脚。在本具体实施方式中，采用研磨的方式去除第四塑封体221，进而暴露出各个管脚。
通过上述各个步骤形成一封装体，所述封装体具有多芯片堆叠的结构，两个堆叠的芯片的管脚可在塑封体的同一面上引出。当然，基于上述原理，也可进行更多芯片的堆叠。本实用新型封装方法形成的封装体具有结构简单，封装工艺流程简单，封装厚度薄，导电性能、散热性、可靠性好，占用封装面积小等优点。可广泛应用于QFN/DFN/PIP封装及先进封装领域，替代传统WB打线的产品，封装成品更薄，占用面积小，导电性和散热性更佳。
本实用新型本实用新型多芯片堆叠封装方法还提供一第二具体实施方式。在该具体实施方式中，在图2J所示的结构之后，还包括如下步骤：
请参阅图4A，在所述第三塑封体214、金属垫201及第二芯片的焊垫213的暴露表面形成第二种子层218。所述第二种子层218可通过镀膜工艺(例如，PVD、CVD等物理化学方法)形成。所述第二种子层218可作为在第三塑封体214表面沉积的金属层的种子层。
请参阅图4B，在所述第二种子层218的表面曝光显影形成图形化的第一光阻层400。该方法为现有方法，本领域技术人员可从现有技术中获得。
请参阅图4C，在所述第二种子层218的表面沉积金属层。所述金属层可采用电镀的方式形成。其中，所述金属层沉积在所述第三塑封体214表面之下的与所述金属垫201对应位置处的结构为第二金属柱216，所述金属层沉积在所述第三塑封体214表面之上部分为第二重布线层219。所述第二重布线层219的各个金属块分别与第二金属柱216及第二芯片的焊垫213连接。
请参阅图4D，在所述第一光阻层400及第二重布线层219的表面形成一图形化的第二光阻层410，所述第二光阻层410暴露出第二重布线层219的各个金属块。该方法为现有方法，本领域技术人员可从现有技术中获得。
请参阅图4E，沉积金属层，以在所述第二重布线层219的各个金属块的表面形成管脚层220。其中，沉积的金属的方法可以为电镀。
请参阅图4F，去除第二光阻层410、第一光阻层400及位于第一光阻层400之下的第二种子层218。其中，第二光阻层410、第一光阻层400的去除方法可为采用剥离液剥除，第二种子层218的去除方法可为蚀刻。
请参阅图4G，进行第四次塑封，形成第四塑封体221，所述第四塑封体221覆盖所述第三塑封体214及管脚层220。
请参阅图4H，去除所述管脚层220的各个管脚对应位置处的第四塑封体221，以使得第一芯片的管脚222及第二芯片的管脚217暴露，实现与外部部件的连接。其中，可采用蚀刻或者研磨的方式暴露出各个管脚。在本具体实施方式中，采用研磨的方式去除第四塑封体221，进而暴露出各个管脚。
在本具体实施方式中，第一芯片的管脚222通过第二重布线层219与第二金属柱216 连接，第二金属柱216与金属垫201连接，金属垫201与第一金属柱208连接，第一金属柱208与第一芯片的焊垫205连接，进而使得第一芯片的焊垫205与第一芯片的管脚222 连接。第二芯片的管脚217通过第二重布线层219与第二芯片的焊垫213连接，进而将第一芯片的管脚222及第二芯片的管脚217在塑封体的同一面引出。
本实用新型还提供一种多芯片堆叠的封装体，图5是本实用新型封装体的第一具体实施方式的结构示意图。请参阅图5，所述封装体包括一图形化的框架、一第一芯片204、一第二芯片212及一塑封体500。
所述框架具有至少一个金属垫201及一芯片基岛202。所述金属垫201与所述芯片基岛202位于同一层内。所述第一芯片204未设置焊垫205的表面连接至所述芯片基岛202的一表面，所述第一芯片的焊垫205通过一与所述第一芯片的焊垫205对应的第一重布线层206 及一第一金属柱208与所述金属垫201的一表面连接。一第二金属柱216的一端与所述金属垫201的另一表面连接，另一端作为所述第一芯片204的管脚222。
所述第二芯片212未设置焊垫213的表面连接至所述芯片基岛202的另一表面，所述第二芯片的焊垫213与一第二芯片的管脚217连接。即所述第一芯片204与所述第二芯片 212连接至同一芯片基岛202的两面，即背对背连接。
所述塑封体500塑封所述第一芯片204及所述第二芯片212，所述第一芯片的管脚222 及第二芯片的管脚217暴露于所述塑封体500之外。在本具体实施方式中，所述第一芯片的管脚222及第二芯片的管脚217暴露于所述塑封体500的同一侧。
进一步，在所述第一金属柱208与塑封体500接触的外壁设置有第一种子层210。
在本具体实施方式中，所述封装体的第一芯片204通过第一重布线层206、第一金属柱 208、金属垫201、第二金属柱216连接至其管脚222，所述第二芯片直接连接至其管脚 217，所述管脚222及管脚217暴露于所述塑封体500之外，实现了芯片堆叠封装。
本实用新型还提供一种多芯片堆叠的封装体的第二具体实施方式。图6是本实用新型封装体的第二具体实施方式的结构示意图。请参阅图6，第二具体实施方式的封装体与第一具体实施方式的封装体的差别在于，所述封装体还包括一第二重布线层219，所述第二重布线层219的各个金属块分别与所述第二金属柱216及所述第二芯片的焊垫213连接，所述第一芯片的管脚222及所述第二芯片的管脚217形成在所述第二重布线层219的金属块的表面。
进一步，在所述第二金属柱216与塑封体500接触的外壁设置有第二种子层218。
在本具体实施方式中，所述封装体的第一芯片204通过第一重布线层206、第一金属柱 208、金属垫201、第二金属柱216、第二重布线层219连接至其管脚222，所述第二芯片 212通过第二重布线层219连接至其管脚217，所述管脚222及管脚217暴露于所述塑封体500之外，实现了芯片堆叠封装。
以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。