将于2017年1月17日在韩国知识产权局提交的标题为“半导体装置及其制造方法”的韩国专利申请no.10-2017-0008216以引用方式全文并入本文中。
实施例涉及半导体装置及其制造方法，更具体地说，涉及包括场效应晶体管的半导体装置及其制造方法。
背景技术：
半导体装置由于其小尺寸、多功能特征和/或低制造成本而广泛用于电子工业中。可将半导体装置归类为存储逻辑数据的半导体存储器装置、处理逻辑数据的半导体逻辑装置和同时具有半导体存储器装置的功能和半导体逻辑装置的功能的混合半导体装置中的任一种。随着电子工业的发展，具有优秀特征的半导体装置例如由于其高可靠性、高速和/或多功能性被越来越多地需求。为了满足这些需要，半导体装置高度集成并且半导体装置的结构变得越来越复杂。
技术实现要素：
在一方面，一种半导体装置可包括：衬底，其具有第一有源图案和第二有源图案，第一有源图案包括将第一有源图案的上部分为第一部分和第二部分的第一凹陷区，第二有源图案包括将第二有源图案的上部分为第一部分和第二部分的第二凹陷区；第一绝缘图案，其覆盖第一凹陷区的内侧壁；以及第二绝缘图案，其覆盖第二凹陷区的内侧壁。第一绝缘图案和第二绝缘图案可包括相同的绝缘材料，并且第一绝缘图案相对于第一凹陷区的容积的体积分数可小于第二绝缘图案相对于第二凹陷区的容积的体积分数。
在一方面，一种半导体装置可包括：衬底，其包括第一有源图案和第二有源图案；第一栅电极，其与第一有源图案交叉；第二栅电极，其与第二有源图案交叉；设置在第一栅电极之间的第一隔离图案，其用于将第一有源图案的上部分为第一部分和第二部分；以及设置在第二栅电极之间的第二隔离图案，其用于将第二有源图案的上部分为第一部分和第二部分。第一栅电极中的至少一个的宽度可大于第二栅电极中的至少一个的宽度。布置在第一有源图案的第一部分与第二部分之间的第一隔离图案的宽度可大于布置在第二有源图案的第一部分与第二部分之间的第二隔离图案的宽度。
在一方面，一种制造半导体装置的方法可包括以下步骤：在衬底上形成分别与第一有源图案和第二有源图案交叉的第一牺牲图案和第二牺牲图案；按照使第二牺牲图案的宽度小于第一牺牲图案的宽度的方式选择性地蚀刻第二牺牲图案；在第一牺牲图案和第二牺牲图案的侧壁上形成栅极间隔件；去除第一牺牲图案和第二牺牲图案以形成第一空的空间和第二空的空间，第一空的空间和第二空的空间中的每一个限定在栅极间隔件之间；蚀刻第一有源图案和第二有源图案的通过第一空的空间和第二空的空间暴露出的上部，以形成第一凹陷区和第二凹陷区；以及形成分别填充第一凹陷区和第二凹陷区的第一隔离图案和第二隔离图案。
在一方面，一种半导体装置可包括：衬底，其具有第一有源图案和第二有源图案，第一有源图案包括将第一有源图案的上部分为第一部分和第二部分的第一凹陷区，并且第二有源图案包括将第二有源图案的上部分为第一部分和第二部分的第二凹陷区；第一绝缘图案，其覆盖第一凹陷区的内侧壁；以及第二绝缘图案，其覆盖第二凹陷区的内侧壁，第一凹陷区比第二凹陷区更宽，其中，第一绝缘图案和第二绝缘图案分别在第一凹陷区和第二凹陷区中包括相同的绝缘材料并且具有相同的厚度。
附图说明
通过参照附图详细描述示例性实施例，特征将对于本领域普通技术人员变得清楚，其中：
图1示出了根据一些实施例的半导体装置的平面图。
图2a示出了沿着图1的线a-a’和b-b’的剖视图。
图2b示出了沿着图1的线c-c’和d-d’的剖视图。
图3示出了根据一些实施例的半导体装置的透视图。
图4、图6、图8、图10、图12和图14示出了根据一些实施例的制造半导体装置的方法的各阶段的平面图。
图5a、图7a、图9a、图11a、图13a和图15a分别示出了沿着图4、图6、图8、图10、图12和图14的线a-a’和b-b’的剖视图。
图5b、图7b、图9b、图11b、图13b和图15b分别示出了沿着图4、图6、图8、图10、图12和图14的线c-c’和d-d’的剖视图。
图16、图17、图18和图19示出了沿着图1的线a-a’和b-b’的剖视图以示出了根据一些实施例的半导体装置。
图20示出了根据一些实施例的半导体装置的有源图案的平面图。
图21示出了根据一些实施例的半导体装置的平面图。
图22a至图22e分别示出了沿着图21的线a-a’、b-b’、c-c’、d-d’和e-e’的剖视图。
图23a示出了图22a的第一栅电极的部分‘m’的放大图。
图23b示出了图22b的第二栅电极的部分‘n’的放大图。
图24、图26、图28和图30示出了根据一些实施例的制造半导体装置的方法的各阶段的平面图。
图25a、图27a、图29a和图31a分别示出了沿着图24、图26、图28和图30的线a-a’的剖视图。
图25b、图27b、图29b和图31b分别示出了沿着图24、图26、图28和图30的线b-b’的剖视图。
图27c、图29c和图31c分别示出了沿着图26、图28和图30的线c-c’的剖视图。
图29d和图31d分别示出了沿着图28和图30的线d-d’的剖视图。
图32a和图32b示出了根据一些实施例的半导体装置的剖视图。
具体实施方式
图1是示出根据一些实施例的半导体装置的平面图。图2a是沿着图1的线a-a’和b-b’截取的剖视图，图2b是沿着图1的线c-c’和d-d’截取的剖视图。图3是示出根据一些实施例的半导体装置的透视图。
参照图1、图2a、图2b和图3，可提供具有第一区rg1和第二区rg2的衬底100。可在衬底100的上部设置器件隔离层st。器件隔离层st可限定第一有源图案ap1和第二有源图案ap2。第一有源图案ap1可布置在第一区rg1上，并且第二有源图案ap2可布置在第二区rg2上。衬底100可为包括例如硅、锗或硅-锗的半导体衬底，或者可为化合物半导体衬底。在一些实施例中，衬底100可为硅衬底。器件隔离层st可包括绝缘材料，例如包括氧化硅层。
第一有源图案ap1和第二有源图案ap2可在第二方向d2上延伸。第一有源图案ap1和第二有源图案ap2可为衬底100的从衬底100的顶表面突出的部分。器件隔离层st可直接覆盖第一有源图案ap1和第二有源图案ap2的侧壁的下部。在一些实施例中，第一有源图案ap1和第二有源图案ap2中的每一个可为p沟道金属氧化物半导体场效应晶体管(pmosfet)或者n沟道金属氧化物半导体场效应晶体管(nmosfet)的有源区。例如，第一有源图案ap1可为pmosfet的有源区，并且第二有源图案ap2可为nmosfet的有源区。然而，实施例不限于此。
第一有源图案ap1的第一上部up1和第二有源图案ap2的第二上部up2可高于器件隔离层st的顶表面。换句话说，第一有源图案ap1的第一上部up1和第二有源图案ap2的第二上部up2可从器件隔离层st竖直地突出。第一有源图案ap1的第一上部up1和第二有源图案ap2的第二上部up2可具有从器件隔离层st(例如，在器件隔离层st上方)突出的鳍状。
第一有源图案ap1可包括将第一上部up1分为第一部分p1和第二部分p2的第一凹陷区rs1。第二有源图案ap2可包括将第二上部up2分为第一部分p1和第二部分p2的第二凹陷区rs2。第一凹陷区rs1和第二凹陷区rs2的底部可低于器件隔离层st的顶表面。第一凹陷区rs1在第二方向d2上可具有第一宽度w1，并且第二凹陷区rs2在第二方向d2上可具有第二宽度w2。第一宽度w1可大于第二宽度w2。第一凹陷区rs1在与第二方向d2交叉的第一方向d1上的宽度可基本上等于第二凹陷区rs2在第一方向d1上的宽度。
栅极间隔件gs可在第一方向d1上延伸，以与第一有源图案ap1和第二有源图案ap2中的每一个交叉。可在第一有源图案ap1和第二有源图案ap2中的每一个上布置一对栅极间隔件gs。在一些实施例中，所述一对栅极间隔件gs可彼此连接，从而当在平面图中看时，它们构成一个封闭环形(见图1)。第一凹陷区rs1在平面图中可布置在第一有源图案ap1上的所述一对栅极间隔件gs之间，并且第二凹陷区rs2在平面图中可布置在第二有源图案ap2上的所述一对栅极间隔件gs之间。例如，栅极间隔件gs可包括sio2、sicn、sicon和sin中的至少一个。例如，栅极间隔件gs中的每一个可具有由sio2、sicn、sicon和sin中的至少两个形成的多层结构。
可在衬底100上设置层间绝缘层140，即，第一层间绝缘层140。层间绝缘层140可覆盖第一有源图案ap1和第二有源图案ap2以及栅极间隔件gs。例如，层间绝缘层140可包括绝缘材料，例如包括氧化硅层。
第一隔离图案db1可填充第一有源图案ap1的第一凹陷区rs1，并且第二隔离图案db2可填充第二有源图案ap2的第二凹陷区rs2。换句话说，第一隔离图案db1和第二隔离图案db2可分别穿过第一有源图案ap1的第一上部up1和第二有源图案ap2的第二上部up2。第一隔离图案db1和第二隔离图案db2可在第一方向d1上延伸，以分别与第一有源图案ap1和第二有源图案ap2交叉。第一隔离图案db1和第二隔离图案db2的顶表面可基本上与层间绝缘层140的顶表面共面。
可在层间绝缘层140与隔离图案db1和db2之间以及栅极间隔件gs与隔离图案db1和db2之间布置绝缘间隔件is。栅极间隔件gs与隔离图案db1和db2之间的绝缘间隔件is的侧壁可与第一凹陷区rs1和第二凹陷区rs2的内侧壁对齐。例如，绝缘间隔件is可包括绝缘材料，例如包括氧化硅层。
第一隔离图案db1和第二隔离图案db2中的每一个可包括第一绝缘图案ip1和第二绝缘图案ip2。第一绝缘图案ip1可布置在第一隔离图案db1和第二隔离图案db2中的每一个的下部，并且第二绝缘图案ip2可布置在第一绝缘图案ip1上。第一绝缘图案ip1可覆盖第一凹陷区rs1和第二凹陷区rs2中的每一个的内侧壁。第一绝缘图案ip1也可覆盖布置在栅极间隔件gs的侧壁上的绝缘间隔件is的侧壁。第一凹陷区rs1中的第一绝缘图案ip1的厚度t1可基本上等于第二凹陷区rs2中的第一绝缘图案ip1的厚度t2。
第一绝缘图案ip1可从第一凹陷区rs1和第二凹陷区rs2中的每一个的底部延伸至器件隔离层st的顶表面上。第一凹陷区rs1和第二凹陷区rs2中的第一绝缘图案ip1的底表面可低于布置在器件隔离层st的顶表面上的第一绝缘图案ip1的底表面。第一绝缘图案ip1可在所述一对栅极间隔件gs之间在第一方向d1上沿着栅极间隔件gs延伸。
第二绝缘图案ip2可在第一方向d1上与第一绝缘图案ip1一起延伸。第二绝缘图案ip2的下部可填充第一凹陷区rs1和第二凹陷区rs2中的每一个的剩余空间。所述剩余空间是指第一凹陷区rs1和第二凹陷区rs2中的每一个的除第一绝缘图案ip1之外的残余空间。第二绝缘图案ip2的上部可布置在栅极间隔件gs上。第二绝缘图案ip2的上部可覆盖栅极间隔件gs的顶表面。第二绝缘图案ip2的上部在第二方向d2上的宽度可大于第二绝缘图案ip2的下部在第二方向d2上的宽度。第二绝缘图案ip2的顶表面可基本上与层间绝缘层140的顶表面共面。
第一绝缘图案ip1和第二绝缘图案ip2可包括彼此不同的绝缘材料。例如，第一绝缘图案ip1可包括氮化硅层或者氧氮化硅层，并且第二绝缘图案ip2可包括氧化硅层。
第一隔离图案db1和第二隔离图案db2可包括填充第一凹陷区rs1和第二凹陷区rs2的扩散势垒部分po，如图3所示。扩散势垒部分po可防止载流子在第一有源图案ap1或第二有源图案ap2的第一部分p1与第二部分p2之间运动。第一隔离图案db1的扩散势垒部分po的体积可基本上等于由第一凹陷区rs1限定的空间的体积，并且第二隔离图案db2的扩散势垒部分po的体积可基本上等于由第二凹陷区rs2限定的空间的体积。
第一隔离图案db1的扩散势垒部分po中的第一绝缘图案ip1的体积分数可小于第二隔离图案db2的扩散势垒部分po中的第一绝缘图案ip1的体积分数。更详细地说，由于第一凹陷区rs1的宽度w1大于第二凹陷区rs2的宽度w2，因此第一凹陷区rs1的容积可大于第二凹陷区rs2的容积。另外，第一凹陷区rs1中的第一绝缘图案ip1的厚度t1可基本上等于第二凹陷区rs2中的第一绝缘图案ip1的厚度t2，因此第一凹陷区rs1中的第一绝缘图案ip1的体积可基本上等于或近似于第二凹陷区rs2中的第一绝缘图案ip1的体积。结果，第一绝缘图案ip1相对于第一凹陷区rs1的容积的体积分数可小于第一绝缘图案ip1相对于第二凹陷区rs2的容积的体积分数。第一绝缘图案ip1相对于第一凹陷区rs1的容积的体积分数是第一隔离图案db1的扩散势垒部分po中的第一绝缘图案ip1的体积与第一凹陷区rs1的容积的比率，并且第一绝缘图案ip1相对于第二凹陷区rs2的容积的体积分数是第二隔离图案db2的扩散势垒部分po中的第一绝缘图案ip1的体积与第二凹陷区rs2的容积的比率。
根据一些实施例，具有相对宽的宽度的第一隔离图案db1可设置在第一区rg1上，并且具有相对窄的宽度的第二隔离图案db2可设置在第二区rg2上。在第一区rg1上的半导体组件的电特性与第二区rg2上的半导体组件的电特性不同的情况下，可利用具有不同宽度的隔离图案db1和db2来减小第一区rg1的半导体组件与第二区rg2的半导体组件之间的性能差异。另外，还可利用包括在第一隔离图案db1的扩散势垒部分po中的第一绝缘图案ip1与包括在第二隔离图案db2的扩散势垒部分po中的第一绝缘图案ip1之间的体积分数的差异来减小第一区rg1的半导体组件与第二区rg2的半导体组件之间的性能差异。
图4、图6、图8、图10、图12和图14是示出根据一些实施例的制造半导体装置的方法的各阶段的平面图。图5a、图7a、图9a、图11a、图13a和图15a分别是沿着图4、图6、图8、图10、图12和图14的线a-a’和b-b’截取的剖视图。图5b、图7b、图9b、图11b、图13b和图15b分别是沿着图4、图6、图8、图10、图12和图14的线c-c’和d-d’截取的剖视图。
参照图4、图5a和图5b，可提供具有第一区rg1和第二区rg2的衬底100。可将衬底100图案化，以形成第一有源图案ap1和第二有源图案ap2。第一有源图案ap1可形成在第一区rg1上，并且第二有源图案ap2可形成在第二区rg2上。在一些实施例中，可在衬底100上形成掩模图案，并且可利用掩模图案作为蚀刻掩模将衬底100各向异性地蚀刻，以形成第一有源图案ap1和第二有源图案ap2。衬底100可为包括例如硅、锗或硅-锗的半导体衬底，或者可为化合物半导体衬底。在一些实施例中，衬底100可为硅衬底。
可在衬底100上形成器件隔离层st。可在衬底100的整个顶表面上形成绝缘层(例如，氧化硅层)，以覆盖第一有源图案ap1和第二有源图案ap2。然后，可蚀刻绝缘层或者可使其凹陷直至第一有源图案ap1的上部up1和第二有源图案ap2的上部up2暴露出来为止，从而形成例如上部up1和up2突出至器件隔离层st以上的器件隔离层st(图5b)。例如，第一有源图案ap1可为pmosfet的有源区，并且第二有源图案ap2可为nmosfet的有源区。然而，实施例不限于此。
第一牺牲图案pp1和第二牺牲图案pp2可形成为分别与第一有源图案ap1和第二有源图案ap2交叉(图4)。第一牺牲图案pp1和第二牺牲图案pp2中的每一个可具有在第一方向d1上延伸的线形或条形。第一有源图案ap1上的第一牺牲图案pp1在第二方向d2上可具有第三宽度w3，并且第二有源图案ap2上的第二牺牲图案pp2在第二方向d2上可具有第四宽度w4(图5a)。第三宽度w3可基本上等于第四宽度w4。更详细地说，可在衬底100的整个顶表面上形成牺牲层，并且可在牺牲层上形成硬掩模图案145。可利用硬掩模图案145作为蚀刻掩模将牺牲层图案化，以形成第一牺牲图案pp1和第二牺牲图案pp2。例如，牺牲层可包括多晶硅层。
参照图6、图7a和图7b，可在第一区rg1上形成第一掩模图案mp1，以覆盖第一有源图案ap1和第一牺牲图案pp1。第一掩模图案mp1可暴露出第二区rg2。可利用第一掩模图案mp1作为蚀刻掩模来蚀刻第二牺牲图案pp2的一部分。可通过蚀刻工艺来减小第二牺牲图案pp2的大小。例如，可将第二牺牲图案pp2蚀刻为在第二方向d2上具有小于第四宽度w4的第五宽度w5。另一方面，在蚀刻工艺中，可通过第一掩模图案mp1保护第一牺牲图案pp1。
参照图8、图9a和图9b，可选择性地去除第一掩模图案mp1。可在第一牺牲图案pp1和第二牺牲图案pp2的侧壁上形成栅极间隔件gs。例如，可在衬底100的整个顶表面上保形地形成间隔件层，并且可各向异性地蚀刻间隔件层以形成栅极间隔件gs。例如，间隔件层可包括sio2、sicn、sicon和sin中的至少一个。对于另一示例，间隔件层可由包括sio2、sicn、sicon和sin中的至少两个的多层形成。
可在衬底100的整个顶表面上形成层间绝缘层140。层间绝缘层140可覆盖栅极间隔件gs和硬掩模图案145。例如，层间绝缘层140可包括氧化硅层。
可将层间绝缘层140平面化直至暴露出第一牺牲图案pp1和第二牺牲图案pp2的顶表面为止。可利用回蚀工艺或化学机械抛光(cmp)工艺执行层间绝缘层140的平面化处理。在平面化处理中可完全去除硬掩模图案145。结果，层间绝缘层140的顶表面可基本上与第一牺牲图案pp1和第二牺牲图案pp2的顶表面以及栅极间隔件gs的顶表面共面。
参照图10、图11a和图11b，可在衬底100上形成第二掩模图案mp2。第二掩模图案mp2可暴露出第一牺牲图案pp1和第二牺牲图案pp2。第二掩模图案mp2可具有暴露出第一牺牲图案pp1的顶表面的第一开口op1和暴露出第二牺牲图案pp2的顶表面的第二开口op2。在一些实施例中，第二掩模图案mp2可由包括堆叠的氧化硅层和氮化硅层的多层形成。
可通过第二掩模图案mp2的第一开口op1和第二开口op2选择性地去除第一牺牲图案pp1和第二牺牲图案pp2。可分别通过去除第一牺牲图案pp1和第二牺牲图案pp2形成第一空的空间es1和第二空的空间es2。第一空的空间es1可由布置在第一有源图案ap1上的栅极间隔件gs限定，并且第二空的空间es2可由布置在第二有源图案ap2上的栅极间隔件gs限定。第一空的空间es1可暴露出第一有源图案ap1的第一上部up1，并且第二空的空间es2可暴露出第二有源图案ap2的第二上部up2。
第一空的空间es1在第二方向d2上的宽度可基本上等于上述第一牺牲图案pp1的第三宽度w3，并且第二空的空间es2在第二方向d2上的宽度可基本上等于上述第二牺牲图案pp2的第五宽度w5。第一空的空间es1在第二方向d2上的宽度可大于第二空的空间es2在第二方向d2上的宽度。
参照图12、图13a和图13b，可利用第二掩模图案mp2作为蚀刻掩模来蚀刻层间绝缘层140的上部和栅极间隔件gs的上部。因此，第一开口op1和第二开口op2可朝着衬底100的顶表面延伸。栅极间隔件gs的顶表面可进一步降低。
可在第一开口op1和第二开口op2以及第一空的空间es1和第二空的空间es2中形成绝缘间隔件is。在一些实施例中，可在衬底100的整个顶表面上保形地形成绝缘间隔件层，并且可各向异性地蚀刻绝缘间隔件层，以形成绝缘间隔件is。例如，绝缘间隔件层可包括氧化硅层。可通过绝缘间隔件is减小第一开口op1和第二开口op2的尺寸(例如，宽度)以及第一空的空间es1和第二空的空间es2的尺寸(例如，宽度)。第一空的空间es1中的绝缘间隔件is的厚度可基本上等于第二空的空间es2中的绝缘间隔件is的厚度。在特定的实施例中，可省略形成绝缘间隔件is。
参照图14、图15a和图15b，可选择性地蚀刻通过第一空的空间es1和第二空的空间es2暴露的第一有源图案ap1的第一上部up1和第二有源图案ap2的第二上部up2，以分别形成第一凹陷区rs1和第二凹陷区rs2。第一凹陷区rs1和第二凹陷区rs2可分别连接至第一空的空间es1和第二空的空间es2。可执行蚀刻第一有源图案ap1和第二有源图案ap2的处理直至第一凹陷区rs1和第二凹陷区rs2的底部变得低于器件隔离层st的顶表面为止。
第一凹陷区rs1可将第一有源图案ap1的第一上部up1分为第一部分p1和第二部分p2，并且第二凹陷区rs2可将第二有源图案ap2的第二上部up2分为第一部分p1和第二部分p2。第一凹陷区rs1在第二方向d2上可具有第一宽度w1，并且第二凹陷区rs2在第二方向d2上可具有第二宽度w2。第一宽度w1可大于第二宽度w2。
再参照图1、图2a和图2b，可形成第一隔离图案db1以填充第一凹陷区rs1和第一空的空间es1，并且可形成第二隔离图案db2以填充第二凹陷区rs2和第二空的空间es2。第一隔离图案db1和第二隔离图案db2可同时形成。
第一隔离图案db1和第二隔离图案db2的形成可包括：在第一凹陷区rs1和第二凹陷区rs2以及第一空的空间es1和第二空的空间es2中形成第一绝缘图案ip1；以及在第一绝缘图案ip1上形成第二绝缘图案ip2。
第一绝缘图案ip1的形成可包括：在衬底100的整个顶表面上保形地形成第一绝缘层；以及选择性地蚀刻布置在第一开口op1和第二开口op2中的第一绝缘层。因此，第一绝缘图案ip1可仅保留在第一凹陷区rs1和第二凹陷区rs2以及第一空的空间es1和第二空的空间es2中。例如，第一绝缘层可包括氮化硅层或氧氮化硅层。
第二绝缘图案ip2的形成可包括：在形成第一绝缘图案ip1之后，在衬底100的整个顶表面上形成第二绝缘层；以及将第二绝缘层平面化，直至暴露出层间绝缘层140的顶表面为止。因此，第二绝缘图案ip2可完全填充第一空的空间es1和第二空的空间es2。第二绝缘图案ip2的顶表面可基本上与层间绝缘层140的顶表面共面。在一些实施例中，可通过将第二绝缘层平面化的工艺去除第二掩模图案mp2。例如，第二绝缘层可包括氧化硅层。
可形成第一区rg1上的第一绝缘图案ip1以填充第一凹陷区rs1的一部分和第一空的空间es1的一部分。可形成第一区rg1上的第二绝缘图案ip2以填充第一凹陷区rs1的其余部分和第一空的空间es1的其余部分。可形成第二区rg2上的第一绝缘图案ip1以填充第二凹陷区rs2的一部分和第二空的空间es2的一部分。可形成第二区rg2上的第二绝缘图案ip2以填充第二凹陷区rs2的其余部分和第二空的空间es2的其余部分。
在前述实施例中，可选择性地和部分地蚀刻第二区rg2的第二牺牲图案pp2，因此第二牺牲图案pp2的大小可变得小于第一区rg1的第一牺牲图案pp1的大小。可分别利用具有不同大小的第一牺牲图案pp1和第二牺牲图案pp2形成具有不同大小的第一凹陷区rs1和第二凹陷区rs2。填充第一凹陷区rs1的第一隔离图案db1的宽度w1可大于填充第二凹陷区rs2的第二隔离图案db2的宽度w2。
图16、图17、图18和图19是沿着图1的线a-a’和b-b’截取的剖视图，以示出根据一些实施例的半导体装置。在当前这些实施例中，为了易于和方便于解释，将省略或简单提及与图1、图2a、图2b和图3的实施例中相同的技术特征的描述。换句话说，下文中将主要描述当前这些实施例与图1、图2a、图2b和图3的实施例之间的差异。
参照图16，第一凹陷区rs1在第二方向d2上的宽度可从第一凹陷区rs1的上部朝着下部逐渐变小。例如，第一凹陷区rs1的上部的宽度w1可大于第一凹陷区rs1的下部的宽度w6。
第二凹陷区rs2在第二方向d2上的宽度可从第二凹陷区rs2的上部朝着下部逐渐变小。例如，第二凹陷区rs2的上部的宽度w2可大于第二凹陷区rs2的下部的宽度w7。
第一隔离图案db1和第二隔离图案db2在第二方向d2上的宽度可从它们的上部朝着它们的下部逐渐变小。布置在栅极间隔件gs与隔离图案db1和db2之间的绝缘间隔件is的厚度可大于布置在层间绝缘层140与隔离图案db1和db2之间的绝缘间隔件is的厚度。
参照图17，第二隔离图案db2的第一绝缘图案ip1可完全填充第二凹陷区rs2。换句话说，第一绝缘图案ip1相对于第二凹陷区rs2的容积的体积分数可为约100％。也就是说，布置在第二凹陷区rs2中的第一绝缘图案ip1的体积可基本上等于第二凹陷区rs2的容积。在第二凹陷区rs2中可不存在第二隔离图案db2的第二绝缘图案ip2。
参照图18，第一凹陷区rs1可具有第一深度d1，第二凹陷区rs2可具有第二深度d2。这里，第一深度d1可大于第二深度d2。第一深度d1可为从第一有源图案ap1的第一上部up1的顶表面至第一凹陷区rs1的底部的竖直距离。第二深度d2可为从第二有源图案ap2的第二上部up2的顶表面至第二凹陷区rs2的底部的竖直距离。
由于第一凹陷区rs1比第二凹陷区rs2更深，因此第一凹陷区rs1中的第一隔离图案db1的底表面的水平lv1可低于第二凹陷区rs2中的第二隔离图案db2的底表面的水平lv2。
参照图19，第一凹陷区rs1可具有第一深度d1，第二凹陷区rs2可具有第二深度d2。这里，第二深度d2可大于第一深度d1。由于第二凹陷区rs2比第一凹陷区rs1更深，因此第一凹陷区rs1中的第一隔离图案db1的底表面的水平lv1可高于第二凹陷区rs2中的第二隔离图案db2的底表面的水平lv2。
图20是示出根据一些实施例的半导体装置的有源图案的平面图。
参照图20，可提供具有第一单元区至第三单元区(sc1、sc2和sc3)的衬底100。例如，衬底100可为包括硅、锗或硅-锗的半导体衬底或者可为化合物半导体衬底。
第一单元区至第三单元区(sc1、sc2和sc3)可在第二方向d2上排列。第一单元区sc1可布置在第二单元区sc2与第三单元区sc3之间。第一单元区至第三单元区(sc1、sc2和sc3)中的每一个可为逻辑单元区，其上布置有构成半导体装置的逻辑电路的逻辑晶体管。图20示出了其上将形成逻辑晶体管的第一有源图案ap1和第二有源图案ap2的排列方式。在一些实施例中，构成处理器核或者输入/输出(i/o)端子的逻辑晶体管可布置在第一单元区至第三单元区(sc1、sc2和sc3)中的每一个上。第一单元区至第三单元区(sc1、sc2和sc3)中的每一个可为处理器核或i/o端子的一部分。稍后将参照图21、图22a至图22e、图23a和图23b更详细地描述将形成在第一单元区至第三单元区(sc1、sc2和sc3)上的逻辑晶体管。
第一有源图案ap1可布置在衬底100的pmosfet区pr上，并且第二有源图案ap2可布置在衬底100的nmosfet区nr上。pmosfet区pr和nmosfet区nr可在第二方向d2上彼此平行地延伸。pmosfet区pr和nmosfet区nr可在第一方向d1上彼此间隔开。第一有源图案ap1可在pmosfet区pr上在第二方向d2上彼此平行地延伸，并且第二有源图案ap2可在nmosfet区nr上在第二方向d2上彼此平行地延伸。
可在衬底100上布置第一隔离区isy1、第二隔离区isy2和第三隔离区isy3。第一隔离区至第三隔离区(isy1、isy2和isy3)可为扩散阻断区、扩散阻挡区或扩散势垒区。第一隔离区至第三隔离区(isy1、isy2和isy3)可在第一方向d1上彼此平行地延伸。第一隔离区isy1和第二隔离区isy2可布置在第一单元区sc1与第二单元区sc2之间的边界上。第一隔离区isy1和第二隔离区isy2可在第一单元区sc1与第二单元区sc2之间的边界上在第一方向d1上彼此间隔开并且彼此对齐。第三隔离区isy3可布置在第一单元区sc1与第三单元区sc3之间的边界上。另一个第一隔离区isy1可布置在第一单元区sc1中。
第一有源图案ap1和第二有源图案ap2可通过第一隔离区至第三隔离区(isy1、isy2和isy3)彼此隔离。例如，第一隔离区isy1可将第一单元区sc1的第一有源图案ap1与第二单元区sc2的第一有源图案ap1在第二方向d2上隔离。第二隔离区isy2可将第一单元区sc1的第二有源图案ap2与第二单元区sc2的第二有源图案ap2在第二方向d2上隔离。第三隔离区isy3可将第一单元区sc1的第一有源图案ap1和第二有源图案ap2与第三单元区sc3的第一有源图案ap1和第二有源图案ap2在第二方向d2上隔离。
第一隔离区isy1中的每一个的宽度w1可大于第二隔离区isy2的宽度w2。第三隔离区isy3的宽度w8可大于第一隔离区isy1中的每一个的宽度w1。
在一些实施例中，第一隔离区isy1中的每一个可对应于参照图1、图2a、图2b和图3描述的第一凹陷区rs1，并且第二隔离区isy2可对应于参照图1、图2a、图2b和图3描述的第二凹陷区rs2。
图21是示出根据一些实施例的半导体装置的平面图。图22a至图22e分别是沿着图21的线a-a’、b-b’、c-c’、d-d’和e-e’截取的剖视图。图23a是图22a的第一栅电极的部分‘m’的放大图，图23b是图22b的第二栅电极的部分‘n’的放大图。在当前实施例中，为了易于和方便于解释，将省略或简单提及对与图1、图2a、图2b和图3的实施例中相同的技术特征的描述。换句话说，下文中将主要描述当前实施例与图1、图2a、图2b和图3的实施例之间的差异。
参照图20、图21、图22a至图22e、图23a和图23b，可在图20的衬底100上设置第一器件隔离层至第三器件隔离层(st1、st2和st3)。
第一器件隔离层st1可限定第一有源图案ap1和第二有源图案ap2。更详细地说，第一器件隔离层st1可布置在第一有源图案ap1和第二有源图案ap2中的每一个的两侧，并且可在第二方向d2上延伸。
第二器件隔离层st2可限定衬底100的pmosfet区pr和nmosfet区nr。pmosfet区pr和nmosfet区nr可在第二器件隔离层st2介于它们之间的情况下在第一方向d1上彼此间隔开。
第三器件隔离层st3可布置在第一单元区sc1与第三单元区sc3之间的边界上。第三器件隔离层st3可设置在以上参照图20描述的第三隔离区isy3中。第三单元区sc3的第一有源图案ap1和第二有源图案ap2可与第一单元区sc1的第一有源图案ap1和第二有源图案ap2在第二方向d2上通过第三器件隔离层st3隔离开。
第一有源图案ap1和第二有源图案ap2的上部可高于第一器件隔离层至第三器件隔离层(st1、st2和st3)的顶表面。第一有源图案ap1和第二有源图案ap2的上部可从第一器件隔离层st1之间竖直地突出。第一有源图案ap1和第二有源图案ap2的上部中的每一个可具有从一对第一器件隔离层st1之间突出的鳍形。
可在第一有源图案ap1和第二有源图案ap2的上部中设置沟道区ch和源极/漏极区sd。沟道区ch中的每一个可布置在一对源极/漏极区sd之间。第一有源图案ap1的源极/漏极区sd可为p型掺杂剂区。第二有源图案ap2的源极/漏极区sd可为n型掺杂剂区。
源极/漏极区sd可包括利用选择性外延生长(seg)工艺形成的外延图案。源极/漏极区sd的顶表面可布置在比沟道区ch的顶表面更高的水平。源极/漏极区sd可包括与衬底100不同的半导体元素。在一些实施例中，第一有源图案ap1的源极/漏极区sd可包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素。因此，第一有源图案ap1的源极/漏极区sd可向第一有源图案ap1的沟道区ch提供压应力。在一些实施例中，第二有源图案ap2的源极/漏极区sd可包括晶格常数等于或小于衬底100的半导体元素的晶格常数的半导体元素。具体地说，在第二有源图案ap2的源极/漏极区sd的半导体元素的晶格常数小于衬底100的半导体元素的晶格常数的情况下，第二有源图案ap2的源极/漏极区sd可向第二有源图案ap2的沟道区ch提供张应力。
第一栅电极ge1和第二栅电极ge2可在第一方向d1上延伸，以与第一有源图案ap1和第二有源图案ap2交叉。第一栅电极ge1和第二栅电极ge2中的每一个可覆盖沟道区ch的顶表面和两个侧壁。第一栅电极ge1和第二栅电极ge2可在第二方向d2上彼此间隔开。第一栅电极ge1中的至少一个和第二栅电极ge2中的至少一个可在第一方向d1上延伸，以与nmosfet区nr、第二器件隔离层st2和pmosfet区pr交叉。可在第三器件隔离层st3上布置一对第一栅电极ge1。
第一栅电极ge1的宽度可与第二栅电极ge2的宽度不同。在一些实施例中，第一栅电极ge1中的每一个的宽度w9可大于第二栅电极ge2中的每一个的宽度w10。
第一栅电极ge1可包括第一分离的栅电极sg1，第二栅电极ge2可包括第二分离的栅电极sg2。第一分离的栅电极sg1可与pmosfet区pr交叉但可不延伸至nmosfet区nr上。第二分离的栅电极sg2可与nmosfet区nr交叉但可不延伸至pmosfet区pr上。第一分离的栅电极sg1可在第一方向d1上与第二分离的栅电极sg2间隔开。第一分离的栅电极sg1中的至少一个可在第一方向d1上与第二分离的栅电极sg2中的至少一个对齐。
可在栅电极ge1和ge2与有源图案ap1和ap2之间布置栅极绝缘图案gi。可在第一栅电极ge1和第二栅电极ge2中的每一个的两个侧壁上设置栅极间隔件gs。栅极封盖图案cp可设为覆盖第一栅电极ge1和第二栅电极ge2中的每一个的顶表面。第一层间绝缘层140和第二层间绝缘层150可设为覆盖第一有源图案ap1和第二有源图案ap2以及第一栅电极ge1和第二栅电极ge2。
栅极绝缘图案gi可竖直地延伸以覆盖第一栅电极ge1和第二栅电极ge2中的每一个的两个侧壁。因此，栅极绝缘图案gi可布置在第一栅电极ge1和第二栅电极ge2中的每一个与栅极间隔件gs之间。
第一栅电极ge1和第二栅电极ge2可包括掺杂的半导体材料、导电金属氮化物(例如，氮化钛或者氮化钽)和金属(例如，铝或钨)中的至少一个。栅极绝缘图案gi可包括氧化硅层、氮氧化硅层和介电常数高于氧化硅层的介电常数的高k介电层中的至少一个。例如，高k介电层可包括氧化铪、铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化锂、氧化铝、铅钪钽氧化物和铅锌铌酸盐中的至少一个。栅极封盖图案cp和栅极间隔件gs中的每一个可包括氧化硅、氮化硅和氮氧化硅中的至少一个。第一层间绝缘层140和第二层间绝缘层150中的每一个可包括氧化硅层。
将参照图23a和图23b更详细地描述第一栅电极ge1和第二栅电极ge2。第一栅电极ge1和第二栅电极ge2中的每一个可包括按次序堆叠的第一金属图案gp1、第二金属图案gp2和第三金属图案gp3。第一金属图案至第三金属图案(gp1、gp2和gp3)可在第一方向d1上延伸。第一金属图案gp1可包括按次序堆叠的第一封盖图案131、第二封盖图案132和第三封盖图案133。
第一封盖图案131可直接覆盖栅极绝缘图案gi。第二封盖图案132可布置在第一封盖图案131与第三封盖图案133之间。第一封盖图案131和第二封盖图案132可调整第一栅电极ge1和第二栅电极ge2的功函数。另外，第一封盖图案131和第二封盖图案132可防止金属材料从第三封盖图案133以及第二金属图案gp2和第三金属图案gp3扩散至栅极绝缘图案gi中。此外，第一封盖图案131和第二封盖图案132可防止高k介电材料从栅极绝缘图案gi扩散至第三封盖图案133以及第二金属图案gp2和第三金属图案gp3中。换句话说，第一封盖图案131和第二封盖图案132可用作势垒层。在一些实施例中，第一封盖图案131和第二封盖图案132的材料可彼此独立，并且第一封盖图案131和第二封盖图案132中的每一个可包括选自金属氮化物、金属碳化物、金属硅化物、金属-硅氮化物和金属-硅碳化物中的至少一个，其包括钛(ti)和钽(ta)中的至少一个。
第三封盖图案133可包括具有高功函数的金属材料。具有高功函数的金属材料可包括n型功函数金属或者p型功函数金属。n型功函数金属可为主要用在nmos场效应晶体管的栅电极中的金属材料，并且p型功函数金属可为主要用在pmos场效应晶体管的栅电极中的金属材料。此时，p型功函数金属的功函数可大于n型功函数金属的功函数。在一些实施例中，第三封盖图案133可包括p型功函数金属。p型功函数金属可包括例如ti、ta、w、pd、ru、ir、pt、nb、mo、hf和它们的任何氮化物或碳化物中的至少一个。更详细地说，p型功函数金属可包括例如mo、pd、ru、pt、tin、wn、tan、ir、tac、run和mon中的至少一个。在一些实施例中，第三封盖图案133可具有包括彼此不同的至少两种p型功函数金属的多层结构。
第三封盖图案133可防止原子或离子在第二金属图案gp2与第一封盖图案131和第二封盖图案132之间扩散。第三封盖图案133可抑制由第一封盖图案131和第二封盖图案132导致的第二金属图案gp2的功函数的过度增大。
第二金属图案gp2可直接覆盖第一金属图案gp1的顶表面。第二金属图案gp2可包括具有高功函数的金属材料，例如，n型功函数金属。第二金属图案gp2的n型功函数金属可包括含钛(ti)或钽(ta)的铝(al)化合物。例如，第二金属图案gp2的n型功函数金属可包括tialc、tialn、tialc-n、tial、taalc、taaln、taalc-n或taal。在一些实施例中，第二金属图案gp2可具有包括彼此不同的至少两种n型功函数金属的多层结构。
第三金属图案gp3可直接覆盖第二金属图案gp2的顶表面。在一些实施例中，第三金属图案gp3可包括低电阻金属，其包括铝(al)、钨(w)、钛(ti)和钽(ta)中的至少一个。第一金属图案gp1和第二金属图案gp2的电阻可高于第三金属图案gp3的电阻。第一栅电极ge1和第二栅电极ge2的电阻的增大可导致场效应晶体管的ac性能劣化。然而，根据一些实施例，可通过具有相对低的电阻的第三金属图案gp3来减小第一栅电极ge1和第二栅电极ge2的电阻，因此可提高场效应晶体管的ac性能。
如上所述，第一栅电极ge1的宽度w9可大于第二栅电极ge2的宽度w10。第一栅电极ge1中的第二金属图案gp2的体积分数可小于第二栅电极ge2中的第二金属图案gp2的体积分数。第一栅电极ge1的第三金属图案gp3的底表面可低于第一金属图案gp1的最高顶表面。另一方面，第二栅电极ge2的第三金属图案gp3的底表面可高于第一金属图案gp1的最高顶表面。换句话说，第一栅电极ge1的第三金属图案gp3的底表面可低于第二栅电极ge2的第三金属图案gp3的底表面。
参照图20、图21和图22a至图22e，第一有源图案ap1可包括形成在其上部中的第一凹陷区rs1。第二有源图案ap2可包括形成在其上部中的第二凹陷区rs2a和rs2b。第二凹陷区rs2a和rs2b可包括窄凹陷区rs2a和宽凹陷区rs2b。
第一凹陷区rs1中的一些可布置在第一单元区sc1与第二单元区sc2之间的边界上。其它的第一凹陷区rs1可布置在第一单元区sc1中。第二凹陷区中的窄凹陷区rs2a可布置在第一单元区sc1与第二单元区sc2之间的边界上。第二凹陷区中的宽凹陷区rs2b可布置在第一单元区sc1中。
第一凹陷区rs1可对应于参照图20描述的第一隔离区isy1。第二凹陷区中的窄凹陷区rs2a可对应于参照图20描述的第二隔离区isy2。第二凹陷区中的宽凹陷区rs2b可对应于形成在参照图20描述的第一单元区sc1的nmosfet区nr中的第一隔离区isy1。第一凹陷区rs1中的每一个的宽度w1可大于第二凹陷区中的窄凹陷区rs2a中的每一个的宽度w2。第一凹陷区rs1中的每一个的宽度w1可基本上等于第二凹陷区中的宽凹陷区rs2b中的每一个的宽度w1。
可在参照图20描述的第一隔离区isy1上设置第一隔离图案db1，可在参照图20描述的第二隔离区isy2上设置第二隔离图案db2。第一隔离图案db1和第二隔离图案db2可在第一方向d1上平行于第一栅电极ge1和第二栅电极ge2延伸。第一隔离图案db1的扩散势垒部分可填充第一凹陷区rs1和第二凹陷区中的宽凹陷区rs2b。第二隔离图案db2的扩散势垒部分可填充第二凹陷区中的窄凹陷区rs2a。
第一单元区sc1与第二单元区sc2之间的边界上的第一隔离图案db1可布置在一对第一分离的栅电极sg1之间。第一单元区sc1与第二单元区sc2之间的边界上的第二隔离图案db2可布置在一对第二分离的栅电极sg2之间。布置在第一单元区sc1与第二单元区sc2之间的边界上的第一隔离图案db1和第二隔离图案db2可在第一方向d1上彼此对齐。布置在第一单元区sc1中的第一隔离图案db1可在第一方向d1上延伸，以与nmosfet区nr、第二器件隔离层st2和pmosfet区pr交叉。
布置在第一单元区sc1与第二单元区sc2之间的边界上的第一隔离图案db1和第二隔离图案db2可防止载流子在第一单元区sc1与第二单元区sc2之间运动。第一隔离图案db1和第二隔离图案db2的其它特征和结构可与参照图1、图2a、图2b、图3、图16和图17描述的相同或相似。
可在第一层间绝缘层140和第二层间绝缘层150中设置有源接触件ac。有源接触件ac的顶表面可基本上与第二层间绝缘层150的顶表面共面。有源接触件ac可布置在pmosfet区pr和nmosfet区nr上。有源接触件ac可布置在栅电极(ge1和ge2)之间。有源接触件ac中的每一个可具有在第一方向d1上延伸的线形或条形。有源接触件ac中的每一个可直接连接至源极/漏极区sd。例如，有源接触件ac可包括导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，铝或钨)中的至少一个。
即使附图中未示出，但是可在有源接触件ac与层间绝缘层140和150之间布置势垒图案。势垒图案中的每一个可直接覆盖有源接触件ac中的每一个的侧壁和底表面，而非有源接触件ac中的每一个的顶表面。势垒图案可包括金属氮化物(例如，氮化钛(tin))。
根据一些实施例，具有相对宽的宽度的第一隔离图案db1可设置在pmosfet区pr上的单元边界上，并且具有相对窄的宽度的第二隔离图案db2可设置在nmosfet区nr上的单元边界上。由于pmosfet区pr的pmos晶体管的电特性与nmosfet区nr的nmos晶体管的电特性不同，因此可利用具有不同宽度的隔离图案来减少pmos晶体管与nmos晶体管之间的性能差异。
图24、图26、图28和图30是示出根据一些实施例的制造半导体装置的方法的平面图。图25a、图27a、图29a和图31a分别是沿着图24、图26、图28和图30的线a-a’截取的剖视图。图25b、图27b、图29b和图31b分别是沿着图24、图26、图28和图30的线b-b’截取的剖视图。图27c、图29c和图31c分别是沿着图26、图28和图30的线c-c’截取的剖视图。图29d和图31d分别是沿着图28和图30的线d-d’截取的剖视图。在当前实施例中，为了易于和方便于解释，将省略或简单提及对与以上实施例中相同的技术特征的描述。换句话说，下文中将主要描述当前实施例与以上实施例之间的差异。
参照图24、图25a和图25b，可将衬底100图案化以形成第一有源图案ap1和第二有源图案ap2。第一有源图案ap1可形成在衬底100的pmosfet区pr上，并且第二有源图案ap2可形成在衬底100的nmosfet区nr上。
可在第一有源图案ap1与第二有源图案ap2之间的沟槽中形成第一器件隔离层st1、第二器件隔离层st2和第三器件隔离层st3。在一些实施例中，可形成绝缘层以填充沟槽，并且可使绝缘层凹陷，直至暴露出第一有源图案ap1和第二有源图案ap2的上部为止，从而形成第一器件隔离层至第三器件隔离层(st1、st2和st3)。
可形成第一牺牲图案pp1和第二牺牲图案pp2以与第一有源图案ap1和第二有源图案ap2交叉。可通过利用硬掩模图案145作为蚀刻掩模的图案化处理来形成第一牺牲图案pp1和第二牺牲图案pp2。第一牺牲图案pp1和第二牺牲图案pp2中的每一个可具有在第一方向d1上延伸的线形或条形。第一牺牲图案pp1和第二牺牲图案pp2的宽度可基本上彼此相等。
参照图26、图27a、图27b和图27c，可形成第一掩模图案mp1以覆盖第一牺牲图案pp1。第一掩模图案mp1可包括暴露出第二牺牲图案pp2的第一孔ho1和第二孔ho2。可利用第一掩模图案mp1作为蚀刻掩模部分地蚀刻第二牺牲图案pp2。第二牺牲图案pp2的大小可通过蚀刻工艺减小。因此，通过蚀刻工艺蚀刻的第二牺牲图案pp2的宽度可小于第一牺牲图案pp1的宽度。然后，可去除第一掩模图案mp1。
参照图28、图29a、图29b、图29c和图29d，可在第一牺牲图案pp1和第二牺牲图案pp2中的每一个的两个侧壁上分别形成一对栅极间隔件gs。可在第一牺牲图案pp1和第二牺牲图案pp2中的每一个的两侧形成源极/漏极区sd。源极/漏极区sd的形成可包括：利用栅极间隔件gs和硬掩模图案145作为蚀刻掩模来蚀刻第一有源图案ap1和第二有源图案ap2的上部；以及利用第一有源图案ap1和第二有源图案ap2的被蚀刻的部分作为种层来执行选择性外延生长(seg)工艺。由于形成了源极/漏极区sd，因此可在一对源极/漏极区sd之间限定沟道区ch。例如，seg工艺可包括化学气相沉积(cvd)工艺或者分子束外延(mbe)工艺。
可形成第一层间绝缘层140以覆盖源极/漏极区sd、硬掩模图案145和栅极间隔件gs。可将第一层间绝缘层140平面化，直至暴露出第一牺牲图案pp1和第二牺牲图案pp2的顶表面为止。结果，第一层间绝缘层140的顶表面可基本上与第一牺牲图案pp1和第二牺牲图案pp2的顶表面共面。
参照图30、图31a、图31b、图31c和图31d，第一牺牲图案pp1中的一些可由第一隔离图案db1替代。第二牺牲图案pp2中的至少一个可由第二隔离图案db2替代。第一隔离图案db1和第二隔离图案db2的形成可与参照图1、图2a、图2b、图3、图4、图6、图8、图10、图12、图14、图5a、图5b、图7a、图7b、图9a、图9b、图11a、图11b、图13a、图13b、图15a和图15b描述的相同或近似。
再参照图21和图22a至图22e，其余的第一牺牲图案pp1可由第一栅电极ge1替代，并且其余的第二牺牲图案pp2可由第二栅电极ge2替代。更详细地说，可选择性地去除其余的第一牺牲图案pp1和第二牺牲图案pp2。可在通过去除第一牺牲图案pp1和第二牺牲图案pp2形成的空的空间中形成栅极绝缘图案gi、第一栅电极ge1和第二栅电极ge2以及栅极封盖图案cp。
栅极绝缘图案gi可保形地形成在空的空间中，并且可不完全地填充所述空的空间。可利用原子层沉积(ald)工艺或者化学氧化工艺形成栅极绝缘图案gi。可形成栅极金属层，以完全填充所述空的空间，并且可在栅极金属层上执行平面化处理，以形成第一栅电极ge1和第二栅电极ge2。接着，可使第一栅电极ge1和第二栅电极ge2的上部凹陷。接着，可分别在第一栅电极ge1和第二栅电极ge2上形成栅极封盖图案cp。可形成栅极封盖图案cp，以完全填充空的空间中的第一栅电极ge1和第二栅电极ge2的凹陷区。
可在第一层间绝缘层140和栅极封盖图案cp上形成第二层间绝缘层150。可形成接触孔，以穿过第二层间绝缘层150和第一层间绝缘层140。接触孔可暴露出源极/漏极区sd。在一些实施例中，接触孔可通过栅极封盖图案cp和栅极间隔件gs自对齐。可在接触孔中形成有源接触件ac。有源接触件ac可与源极/漏极区sd接触。
图32a和图32b是示出根据一些实施例的半导体装置的剖视图。图32a对应于图21的第一栅电极和第一有源图案的在第二方向上截取的剖视图。图32b对应于图21的第一栅电极和第一有源图案的在第一方向上截取的剖视图。在当前实施例中，为了易于和方便于解释，将省略或简单提及对与图21和图22a至图22e的实施例中相同的技术特征的描述。换句话说，下文中将主要描述当前实施例与图21和图22a至图22e的实施例之间的差异。
参照图21、图32a和图32b，第一有源图案ap1和第二有源图案ap2中的每一个可包括按次序堆叠的多个沟道区ch。堆叠的沟道区ch可在竖直方向d3上彼此间隔开。堆叠的沟道区ch可为堆叠的半导体图案。沟道区ch可包括与衬底100相同的半导体元素或不同的半导体元素。例如，沟道区ch可包括硅、锗或硅-锗。
第一有源图案ap1和第二有源图案ap2中的每一个还可包括一对源极/漏极区sd。堆叠的沟道区ch可布置在所述一对源极/漏极区sd之间。
第一栅电极ge1和栅极绝缘图案gi可填充第一有源图案ap1的堆叠的沟道区ch之间的空间。相似地，第二栅电极ge2和栅极绝缘图案gi可填充第二有源图案ap2的堆叠的沟道区ch之间的空间。栅极绝缘图案gi可直接接触沟道区ch，并且第一栅电极ge1可与沟道区ch间隔开，同时栅极绝缘图案gi介于它们之间。
根据当前实施例的半导体装置可包括栅极全绕式(gate-all-around-type)场效应晶体管，在栅极全绕式场效应晶体管中栅电极ge1完全围绕沟道区ch中的每一个的外周表面。根据当前实施例的半导体装置的其它组件和/或其它结构特征可与参照图21和图22a至图22e描述的半导体装置的对应的组件和/或对应的结构特征相同或相似。
实施例提供了一种半导体装置，其包括具有改进的电特性的场效应晶体管。实施例还提供了一种制造包括具有改进的电特性的场效应晶体管的半导体装置的方法。
也就是说，根据实施例，布置在不同区上的隔离图案可具有彼此不同的宽度，因此，可减小分别布置在不同区上的半导体组件之间的性能差异。另外，可在不同的区上设置隔离图案，隔离图案的绝缘图案具有彼此不同的体积分数，因此，可进一步减小不同区上的半导体组件之间的性能差异。
本文公开了示例实施例，虽然采用了特定术语，但是仅按照一般和描述性含义而非针对限制的目的来使用和解释它们。在一些情况下，本领域普通技术人员应该清楚的是，除非另有说明，否则自提交本申请起，结合特定实施例描述的特征、特性和/或元件可单独使用或者与结合其它实施例描述的特征、特性和/或元件联合使用。因此，本领域技术人员应该理解，在不脱离权利要求阐述的本发明的精神和范围的情况下，可作出各种形式和细节上的改变。