可实现高耐压的ESD保护器件及其制造方法与流程

本发明属于半导体器件及半导体制造技术领域，特别涉及一种高耐压的esd保护器件结构及其制造方法。

背景技术：

随着电子产品快速发展，esd保护器件越来越多的应用到各种电子产品中，以克服产品在制造、封装、测试及运输使用过程中产生的静电。据调查，导致ic功能失效的诸多因素中，esd器件失效已成为主要因素之一，因此esd防护器件的设计变得越发重要和具有挑战性。

目前应用在高压ic领域中的防护器件主要有两种，一种是传统的npn/pnp结构(如图1所示)，采用台面工艺在晶圆片的正面和反面通过长时间扩散形成深结，从而获得较高的击穿电压，这种器件尽管其工艺简单成本低，但是却无法实现尺寸较小的器件，不利于便携、小型化产品的要求，而这种结构的平面工艺由于存在穿通很难实现高耐压。另一种高压esd器件为scr与ldmos的结合，scr内部存在正反馈通路故泄放电流能力强，ldmos通过场板技术或者降低表面电场(resurf)技术能提高器件的栅氧击穿能力，因此这种器件有很强的抗esd能力和较高的触发电压，但它的缺点是维持电压低，容易进入闩锁状态，造成后端电路功能失效。

技术实现要素：

为解决上述问题，本发明提供了可实现高耐压的esd保护器件，基于npn/pnp结构，通过设计器件的内部结构，调整关键尺寸参数，实现了高耐压低残压的esd保护器件。

本发明的技术方案是：

可实现高耐压的esd保护器件，包括衬底100、第一外延层110、埋层注入120、第二外延层130、第二外延层的掺杂区140，以及穿过第一外延层和第二外延层到达衬底的深槽150，器件正面开孔溅射金属形成正面电极200，器件背面衬底减薄后蒸发金属形成背面电极。

当衬底100为p型时，第一外延层110可选p型或n型导电类型，埋层(120)为n型掺杂区，第二外延层(130)可选p型或n型导电类型，第二外延的掺杂区为p型掺杂。

当衬底100为n型时，第一外延层110可选p型或n型导电类型，埋层(120)为p型掺杂区，第二外延层(130)可选p型或n型导电类型，第二外延的掺杂区为n型掺杂。

第一外延层110电阻率为0.1ω·cm-100ω·cm，厚度为5μm-20μm；埋层区120掺杂浓度范围是1e18cm^-3-1e20cm^-3之间；第二外延层区域(130)的阻率为0.1ω·cm-100ω·cm，厚度为5μm-20μm；掺杂区140掺杂浓度范围是5e18cm^-3-1e20cm^-3之间。

即上述器件结构从下至上依次可以为：(psubn-n+n-p+)、(psubp-n+p-p+)、(psubn-p+n-p+)、(nsubp-p+p-n+)、(nsubn-p+n-n+)、(nsubp-n+p-n+)。

上述可实现高耐压的esd保护器件的制造方法包括以下步骤：

步骤(1)：在衬底片100上经生长第一外延层110；

步骤(2)：在第一外延层110上注入杂质，其导电类型与衬底导电类型相反，经过高温退火形成埋层区域120；

步骤(3)：再次生长外延，形成第二外延层130；

步骤(4)：正面注入与衬底导电类型相同的杂质并退火形成掺杂区140；

步骤(5)：正面做深槽刻蚀150，深槽穿过第一外延层、埋层和第二外延层到达衬底，并填充sio2介质；

步骤(6)：正面做接触孔并溅射金属形成正面电极200。

上述工艺中，埋层120工艺有另一种实现方式，即在第一外延层后通过生长高浓度的外延层的方式形成埋层，电阻率为0.001ω·cm-0.01ω·cm，厚度为2μm-15μm。

当形成为改良型的npn或pnp双向器件，两个电极使用时不区分极性。

通过在所述的可实现高耐压的esd保护器件结构上以并联的方式集成一个单向二极管器件，可实现高耐压的esd保护器件与单向二极管采用深槽隔离的方式可实现带负阻特性的单向高压esd保护器件。

本发明的有益效果是通过在传统npn/pnp结构上增加工艺层次，形成有浓度梯度的掺杂区来提高器件耐压。具体是：当给器件加上偏压时，由于埋层浓度较第一外延层和第二外延层高的多，耗尽区不能展宽过埋层，使得电场在耗尽区内集中分布，电场尖峰出现在浓度较低的pn结处，将三极管的穿通击穿转化为体内的雪崩击穿，从而提高了器件的耐压。本发明提供的高压esd保护器件，在相同的器件面积下，其有效通流面积大，抗浪涌能力强，并且导通电阻小，残压低，同时这种工艺可根据需求制作合适面积的器件，配合不同的封装应用到不同的领域。

附图说明

图1是传统的pnp型防护器件纵向剖面示意图。

图2是本发明实施例1的可耐高压的双向esd保护器件的纵向剖面示意图。

图3(1)-图3(6)是本发明实施例1制造工艺示意图。

图4是本发明实施例2的纵向剖面示意图(psubp-n+p-p+)。

图5是本发明实施例3的纵向剖面示意图(psubn-p+n-p+)。

图6是本发明实施例4的纵向剖面示意图(nsubp-p+p-n+)。

图7是本发明实施例5的纵向剖面示意图(nsubn-p+n-n+)。

图8是本发明实施例6的纵向剖面示意图(nsubp-n+p-n+)。

图9是本发明实施例7的纵向剖面示意图(单向器件)。

图10是本发明实施例1与传统pnp结构的杂质分布对比曲线。

图11是本发明实施例1与传统pnp器件击穿电场分布对比曲线。

图12是本发明实施例1与传统pnp器件的iv特性对比曲线。

具体实施方式

实施例1：

图2是本发明可实现高耐压的esd保护器件的实施例1的纵向剖面示意图，如图所示，包括p型衬底100、n型轻掺杂第一外延层110、n型重掺杂区埋层注入120、n型轻掺杂第二外延层130第二外延层的p型掺杂区140，以及穿过第一外延层和第二外延层到达衬底的深槽150，器件正面开孔溅射金属形成正面电极200，器件背面衬底减薄后蒸发金属形成背面电极。

图3(1)-3(6)为实施例1制造工艺示意图：

如图3(1)所示，在p型衬底片100上经外延炉高温生长轻掺杂的n型第一外延层110；

如图3(2)所示，在第一外延层110上注入高剂量n型杂质，经过高温退火形成埋层区域120；或者在第一外延层后通过生长高浓度的n型外延层的方式形成埋层；

如图3(3)所示，晶圆片送入外延炉再次生长外延，形成n型轻掺杂第二外延层130；

如图3(4)所示，晶元片正面注入p型杂质并退火形成掺杂区140；

如图3(5)所示，在晶圆片正面做深槽刻蚀150，深槽穿过第一外延层、埋层和第二外延层到达衬底，并填充sio2介质；

如图3(6)所示，晶圆片正面做接触孔并溅射金属形成正面电极200。

实施例2：

图4为本发明可实现高耐压的esd保护器件实施例2的纵向剖面示意图，它与实施例1不同之处在于第一外延层110和第二外延层130均为p型轻掺杂区。其制备工艺与实施例1相同。

实施例3：

图5为本发明可实现高耐压的esd保护器件实施例3的纵向剖面示意图，它与实施例1不同之处在于，埋层为p型重掺杂区，器件的击穿电压将由两个反偏pn结串联形成，更容易达到高压触发。其制备工艺与实施例1相同。

实施例4：

图6为本发明可实现高耐压的esd保护器件实施例4的纵向剖面示意图，它与实施例1不同之处在于，衬底材料为n型，第一外延层110为和第二外延层130均为p型轻掺杂区，埋层为p型重掺杂区，掺杂区140注入n型杂质。其制备工艺与实施例1相同。

实施例5：

图7为本发明可实现高耐压的esd保护器件实施例5的纵向剖面示意图，它与实施例1不同之处在于，衬底材料为n型，第一外延层110为和第二外延层130均为n型轻掺杂区，埋层为p型重掺杂区，掺杂区140注入n型杂质。其制备工艺与实施例1相同。

实施例6：

图8为本发明可实现高耐压的esd保护器件实施例6的纵向剖面示意图，它与实施例4不同之处在于，埋层为n型重掺杂区，器件的击穿电压将由两个反偏pn结串联形成，更容易达到高压触发。其制备工艺与实施例1相同。

实施例7：

图9为本发明可实现高耐压的esd保护器件实施例7的纵向剖面示意图，它与实施例1不同之处在于，通过在所述的可实现高耐压的esd保护器件结构上以并联的方式集成一个单向二极管器件，可实现高耐压的esd保护器件与单向二极管采用深槽隔离的方式可实现带负阻特性的单向高压esd保护器件。如在实施例1上集成单向器件，则器件从正面到背面表现为双向pnp触发，从背面到正面表现为单向二极管特性；如在实施例4上集成单向器件，则器件从背面到正面表现为有负阻特性的双向npn触发，从正面到背面表现为单向二极管特性。整个器件具有负阻特性，且导通电阻小，残压低抗浪涌能力强。

其制备工艺为：

(1)工艺层次100-130与实施例1相同；

(2)在二次外延层130上使用光刻版带胶注入与衬底类型相同的杂质，形成重掺杂区140；

(3)随后再用光刻版进行带胶注入与衬底类型相反的杂质，形成重掺杂区170；

(4)在晶圆片正面做深槽刻蚀150，深槽穿过第一外延层、埋层和第二外延层到达衬底，并填充sio2介质；

(5)晶圆片正面做接触孔并溅射金属形成正面电极200。

以上已将本发明做详细说明，但以上所述，仅为本发明的较好的实施例，不应当限定本发明实施的范围。即，凡是根据本发明申请范围所作的等效变化与修饰等，都应仍然属于本发明的专利涵盖范围内。