半导体器件的制作方法

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件。

背景技术：

传统的mos晶体管通常采用平面栅结构，其晶体管的栅极结构与沟槽隔离结构具有交叉部分，但是由于晶体管在工作时，电子从源区迁移至漏区，而由于沟槽隔离结构也具有俘获高能电子的能力，从而器件产生“扭结”效应(“kink”effect)、双峰i-v曲线或热电子诱导穿通效应(hotelectroninducedpunch-through，heip)等，导致器件的性能下降。

技术实现要素：

本发明的目的在于提供一种半导体器件，以解决由沟槽隔离结构导致的器件的性能下降等问题。

为了达到上述目的，本发明提供了一种半导体器件，包括：

衬底，所述衬底中形成有若干沟槽隔离结构，所述沟槽隔离结构定义出有源区；以及，

栅电极，形成于所述有源区上并延伸至所述沟槽隔离结构，其中，所述栅电极在所述有源区及所述沟槽隔离结构的交界处具有横向凸出的凸出部，所述凸出部的横向凸出方向垂直于所述栅电极的延伸方向，以使所述栅电极在所述交界处的横向宽度尺寸大于所述栅电极位于所述有源区中间区域的横向宽度尺寸，且所述凸出部的横向宽度尺寸从所述交界处往所述有源区中心的方向逐渐减小。

可选的，所述有源区中形成有源区和漏区，并且所述源区和所述漏区在平行于所述栅电极的延伸方向上均扩展至所述有源区的边界，所述栅电极位于所述源区和所述漏区之间以构成一晶体管，所述晶体管在所述有源区靠近所述交界处的沟道区域的长度大于所述晶体管在所述有源区中间区域的沟道区域的长度，且所述晶体管在所述有源区靠近所述交界处的沟道区域的长度从所述交界处往有源区中心的方向逐渐减小。

可选的，所述凸出部在所述交界处还分别往所述有源区中和所述沟槽隔离结构中延伸，以使所述凸出部部分位于所述有源区上，另一部分位于所述沟槽隔离结构上。

可选的，所述凸出部的侧壁呈倾斜状或台阶状。

可选的，所述凸出部的侧壁形成2-5级台阶。

可选的，所述凸出部在平行于所述栅电极的延伸方向上的宽度尺寸介于30nm-140nm。

可选的，所述凸出部的横向宽度尺寸介于20nm-100nm。

可选的，所述半导体器件应用于集成电路存储器中，所述集成电路存储器包括若干晶体管。

在本发明提供的半导体器件中，包括衬底，所述衬底中形成有定义出有源区的沟槽隔离结构，所述衬底上形成有栅电极，所述栅电极位于所述有源区上并延伸至所述沟槽隔离结构，所述栅电极在所述有源区及所述沟槽隔离结构的交界处具有凸出部，以使所述栅电极在所述交界处的横向宽度尺寸大于所述栅电极位于所述有源区中心区域上的横向宽度尺寸，进而增加了所述交界处的沟道区域的长度，降低了导通电流，能够抑制沟槽隔离结构俘获电子的能力，从而提升器件的性能，且所述凸出部的横向宽度尺寸从所述交界处往所述有源区中心的方向逐渐减小，在增加所述交界处的沟道区域的长度的同时，导通电流不至于下降的太多，从而对器件的导通性能影响较小。

附图说明

图1为本发明实施例提供的第一种半导体器件的结构示意图；

图2为本发明实施例提供的沿图1中a-a’线的剖面示意图；

图3为本发明实施例提供的第二种半导体器件的结构示意图；

图4为本发明实施例提供的第三种半导体器件的结构示意图；

图5为本发明实施例提供的第四种半导体器件的结构示意图；

图中，附图标记为：

1-衬底；11-沟槽隔离结构；12-有源区；111-源区；112-漏区；

2-栅电极；21-凸出部；

h-栅电极在有源区与沟槽隔离结构的交界处的横向宽度尺寸；

h’-栅电极在有源区中心区域的横向宽度尺寸；

h-凸出部沿着栅电极的延伸方向上的宽度尺寸；

h’-凸出部的横向宽度尺寸。

具体实施方式

下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图1-图2为本实施提供的半导体器件的结构示意图，所述半导体器件包括：衬底1，所述衬底1中形成有若干沟槽隔离结构11，所述沟槽隔离结构11定义出有源区12；以及，栅电极2，形成于所述有源区12上并延伸至所述沟槽隔离结构11，其中，所述栅电极2在所述有源区12及所述沟槽隔离结构11的交界处具有横向凸出的凸出部21，所述凸出部21的横向凸出方向垂直于所述栅电极的延伸方向，以使所述栅电极2在所述交界处的横向宽度尺寸h大于所述栅电极2位于所述有源区12中间区域的横向宽度尺寸h’，且所述凸出部21的横向宽度尺寸h’从所述交界处往所述有源区12中心的方向逐渐减小。

具体的，请参阅图2，所述衬底1中形成有沟槽隔离结构11及有源区12，所述沟槽隔离结构11用于隔离相邻的所述有源区12，所述有源区12包括源区111及漏区112，并且所述源区111和所述漏区112在平行于所述栅电极2的延伸方向上均扩展至所述有源区12的边界，所述源区111及所述漏区112之间的区域构成沟道区域，一栅极结构形成于所述沟道区域上方，所述源区111及所述漏区112排布在所述栅极结构的两侧，以构成一晶体管。所述栅极结构包括栅电极2及围绕所述栅电极的隔离层，如图1所示，所述栅电极2呈条状，且所述栅电极2位于所述有源区12上并延伸至所述沟槽隔离结构11。进一步，所述有源区12在所述衬底1中呈阵列形式排布，每列所述有源区12均与相同的所述栅电极2相交。可以理解的是，本实施例中的凸出部21的材料与所述栅电极2的材料一致，所述凸出部21的高度与所述栅电极2的高度也一致，并且所述凸出部21与所述栅电极2电连接。

请继续参阅图1和图2，所述栅电极2两侧，一侧与所述沟槽隔离结构11和所述源区111相交，一侧与所述沟槽隔离结构11和所述漏区112相交，可以理解的是，每个所述栅电极2与对应的所述有源区12具有4个相交的位置(4个交界处)，并且这四个相交的位置两两对称。所述凸出部21位于所述栅电极2与所述有源区12的交界处，且，所述凸出部21在所述交界处还分别往所述有源区12中和所述沟槽隔离结构11中延伸，以使所述凸出部21部分位于所述有源区中，另一部分位于所述沟槽隔离结构11中。可选的，所述栅电极2与每个所述有源区12的4个交界处均具有所述凸出部21，使4个所述凸出部21两两对称设置。所述凸出部21使所述栅电极2在所述有源区12与所述沟槽隔离结构11的交界处的横向宽度尺寸h(栅长)增加，从而增加了交界处的沟道区域的长度，减小了导通电流，从而可以抑制扭结和热电子诱导穿通效应。进一步，所述凸出部21的横向宽度尺寸h’从所述交界处往所述有源区12中心的方向逐渐减小，从而使所述凸出部21在增加所述交界处的栅电极2的栅长的同时，面积却增加的比较少，从而不至于将导通电流下降的太多，对器件的导通性能影响较小。

可选的，所述凸出部21可以关于所述有源区12与所述沟槽隔离结构11的交界线对称，即所述凸出部21为一轴对称结构，对称轴为所述有源区12与所述沟槽隔离结构11的交界线，这样的所述凸出部21形成工艺较为简单。应理解，所述凸出部21实际上也可以不是一轴对称结构，其位于所述沟槽隔离结构上的部分可以是任意的形状。

可选的，所述凸出部21在平行于所述栅电极2的延伸方向上的宽度尺寸h介于30nm-140nm，例如，所述凸出部21在平行于所述栅电极2的延伸方向上的宽度尺寸h在30nm-140nm之间变化，或者，也可以使所述凸出部21在平行于所述栅电极2的延伸方向上的宽度尺寸h的最大值小于140nm。所述凸出部21的横向宽度尺寸h’介于20nm-100nm，且，所述凸出部21沿凸出方向的边界始终是位于所述沟道区域内的。

进一步，如图1所示，所述凸出部21的侧壁呈阶梯状，以使所述凸出部21的横向宽度尺寸h’从所述交界处往有源区12中心的方向呈阶梯状减小，本实施例示出了所述凸出部21的侧壁具有两级台阶的情况，但因理解，本发明中的凸出部21的侧壁也可以形成2-5级台阶，不限于两个，侧壁呈阶梯状的所述凸出部21的形状比较规则，形成的工艺简单。可选的，如图3所示，所述凸出部21的侧壁也可以呈倾斜状，使所述凸出部21在垂直于高度的方向上的剖面呈梯形，即所述凸出部21的横向宽度尺寸h’从所述交界处往有源区12中心的方向是连续缓慢的减小的。可以理解的是，所述凸出部21还可以呈其他的形状，只要使所述栅电极2在所述交界处的横向宽度尺寸h’从所述交界处往有源区12中心的方向逐渐减小即可，本发明不再一一举例。

可选的，所述栅电极2的至少一侧在所述有源区12及所述沟槽隔离结构11的交界处具有所述凸出部21，如图1及图3所示，所述栅电极2的两侧在所述有源区12及所述沟槽隔离结构11的4个交界处均具有所述凸出部21，使所述交界处的沟道区域的长度被均匀的加长，使整个器件的结构更对称，性能稳定。在其他实施例中，所述栅电极2也可以只有一侧在所述有源区12及所述沟槽隔离结构11的交界处形成所述凸出部21，具体如图4所示，所述栅电极2的左侧和右侧分别形成一个所述凸出部21，以在所述有源区11与所述沟槽隔离结构11的交界处均实现了加长所述沟道区域宽度的效果，但是图4中对应同一有源区12的所述凸出部21位于所述栅电极2的异侧，但实际上，对应同一有源区12的所述凸出部21也可以位于所述栅电极2的同侧。或者，对应同一有源区12的所述凸出部21还可以有3个，即在所述有源区12及所述沟槽隔离结构11的4个交界处中的其中形成有所述凸出部21，本发明不作限制。

进一步，同一列的所述有源区12可以对应一个所述栅电极2，也可以对应多个所述栅电极2，且同一列的所述有源区12与相同的所述栅电极2相交。图5中示出了一个所述有源区12对应两个所述栅电极2的情况，在此种结构中，所述衬底中具有两个源区及一个漏区，两个所述源区位于所述漏区之间，两个所述栅电极2隔开每个所述源区及漏区以使所述栅电极2的两侧均为源区和漏区，且两个所述栅电极2共用所述漏区。每个所述栅电极2与所述在所述有源区12与所述沟槽隔离结构11的交界处的凸出部21的数量及形状可以是上述的任意一种的组合，这里不再一一举例说明。

可以理解的是，本实施例中所述的半导体结构可以应用于集成电路存储器中，所述有源区12用于形成所述集成电路存储器的晶体管，每个所述集成电路存储器中的晶体管可以是一个或者多种，本发明不作限制。

综上，在本发明实施例提供的半导体器件中，包括衬底，所述衬底中形成有定义出有源区的沟槽隔离结构，所述衬底上形成有栅电极，所述栅电极位于所述有源区上并延伸至所述沟槽隔离结构，所述栅电极在所述有源区及所述沟槽隔离结构的交界处具有凸出部，以使所述栅电极在所述交界处的横向宽度尺寸大于所述栅电极位于所述有源区中心区域上的横向宽度尺寸，进而增加了所述交界处的沟道区域的长度，降低了导通电流，能够抑制沟槽隔离结构俘获电子的能力，从而提升器件的性能，且所述凸出部的横向宽度尺寸从所述交界处往所述有源区中心的方向逐渐减小，在增加所述交界处的沟道区域的长度的同时，导通电流不至于下降的太多，从而对器件的导通性能影响较小。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。