高电子迁移率晶体管及其制造方法与流程

本发明涉及微电子领域，具体地，涉及一种高电子迁移率晶体管以及该高电子迁移率晶体管的制造方法。

背景技术：

高电子迁移率晶体管(hemt，highelectronmobilitytransistor)是一种场效应晶体管，如图1所示，该高电子迁移率晶体管包括硅衬底110、设置在硅衬底110上的沟道层120、设置在沟道层120上的势垒层130、以及设置在势垒层130上的源极141、漏极142和栅极143。为了确保高电子迁移率晶体管处于常闭状态、且栅极143达到阈值电压时该高迁电子迁移率晶体管能够开启，需要降低栅极区域(即，栅极143下方的区域)的二维电子气(2deg)浓度、并提高源极区(即，源极141下方的区域)以及漏极区(即，漏极142下方的区域)的二维电子气浓度。

为了增加源极区以及漏极区二维电子气、减少栅极区域的二维电子气，如图2所示，通常在源极141与势垒层130之间设置势垒材料再生长层、并在漏极142与势垒层130之间设置势垒材料再生长层。但是，这种结构的高电子迁移率晶体管制造工艺复杂、成本高。

因此，如何以较低的成本制作高性能的高电子迁移率晶体管成为本领域亟待解决的技术问题。

技术实现要素：

本发明的目的在于提供一种高电子迁移率晶体管以及该高电子迁移率晶体管的制造方法，所述高电子迁移率晶体管源极区以及漏极区二维电子气浓度高、栅极区二维电子气浓度低，并且所述高电子迁移率晶体管的制造成本较低。

为了实现上述目的，作为本发明的一个方面，提供一种高电子迁移率晶体管，所述高电子迁移率晶体管包括硅衬底、沟道层、势垒层、和栅极，所述硅衬底、所述沟道层、所述势垒层和所述栅极沿所述高电子迁移率晶体管的厚度方向依次层叠设置，其中，所述高电子迁移率晶体管还包括由绝缘材料制成的应变层，所述势垒层背离所述沟道层的表面包括栅极区和增强区，所述栅极设置在所述栅极区，所述应变层包括层叠地设置在所述增强区的增强部，所述应变层的晶格常数与所述势垒层的晶格常数的失配率不低于0.5％。

优选地，所述应变层还包括覆盖所述栅极外表面的栅极包覆部，所述栅极包覆部与所述增强部形成为一体。

优选地，所述应变层的材料包括氮基材料和/或氧基材料。

优选地，所述应变层的材料包括硅的氮化物、硅的氧化物、硅的氮氧化物、硼的氧化物、硼的氮化物、硼的氮氧化物、铝的氧化物、铝的氮化物、铝的氮氧化物、钛的氧化物、钛的氮化物、钛的氮氧化物中的至少一者。

优选地，所述应变层的厚度在1nm至100nm之间。

优选地，所述高电子迁移率晶体管还包括源极、漏极、层叠设置在所述应变层上的钝化层、和层叠设置在所述钝化层表面的平坦化层。

所述源极通过贯穿所述平坦化层、所述钝化层、所述应变层和所述势垒层的源极过孔与所述沟道层相连，所述漏极通过贯穿所述平坦化层、所述钝化层、所述应变层和所述势垒层的漏极过孔与所述沟道层相连。

优选地，所述高电子迁移率晶体管还包括设置在所述硅衬底与所述沟道层之间的缓冲层。

优选地，所述沟道层的材料包括gan，所述势垒层的材料包括algan。

作为本发明的第二个方面，提供一种高电子迁移率晶体管的制造方法，其中，所述制造方法包括：

提供硅衬底；

形成沟道层；

形成势垒层，所述势垒层背离所述沟道层的表面包括栅极区和增强区；

在所述栅极区形成栅极；

利用绝缘材料形成应变层，所述应变层包括设置在所述增强区的增强部，其中，所述应变层的晶格常数与所述势垒层的晶格常数的失配率不低于0.5％。

优选地，所述应变层还包括覆盖所述栅极外表面的栅极包覆部，所述栅极包覆部与所述增强部形成为一体。

优选地，所述应变层的材料包括氮基材料和/或氧基材料。

优选地，所述应变层的材料包括硅的氮化物、硅的氧化物、硅的氮氧化物、硼的氧化物、硼的氮化物、硼的氮氧化物、铝的氧化物、铝的氮化物、铝的氮氧化物、钛的氧化物、钛的氮化物、钛的氮氧化物中的至少一者。

优选地，所述应变层的厚度在1nm至100nm之间。

优选地，所述制造方法还包括在形成应变层的步骤之后进行的以下步骤：

形成钝化层；

形成平坦化层；

形成贯穿所述平坦化层、所述钝化层和所述应变层的源极过孔以及贯穿所述平坦化层、所述钝化层和所述应变层的漏极过孔；

形成源极和漏极，所述源极通过所述源极过孔与所述势垒层相连，所述漏极通过所述漏极过孔与所述势垒层相连。

优选地，所述制造方法还包括在提供硅衬底的步骤和形成沟道层的步骤之间进行的以下步骤：

形成缓冲层。

优选地，所述沟道层的材料包括gan，所述势垒层的材料包括algan。

由于应变层的晶格常数与势垒层的晶格常数之间存在较大的差别，应变层的增强部与势垒层相贴合，晶格产生变形，会产生额外的压电效应，从而可以增加增强区相对应的区域的二维电子气。由于设置栅极的栅极区并未设置应变层，因此，与所述栅极区对应的区域的二维电子气不会增加，从而提高了高电子迁移率晶体管的性能。

在本发明中，仅通在增强区设置增强部即可实现增加该区域的二维电子气，与相关技术中设置源极欧姆接触层以及漏极欧姆接触层的实施方式相比，形成应变层的工艺更加简单，从而可以降低形成高性能的高电子迁移率晶体管的成本。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1是相关技术中一种高电子迁移率晶体管的示意图；

图2是相关技术中另一种高电子迁移率晶体管的示意图；

图3是本发明所提供的高电子迁移率晶体管的示意图；

图4是本发明所提供的制造方法的流程图；

图5是形成有栅极的高电子迁移率晶体管半成品的示意图；

图6是形成有应变层的高电子迁移率晶体管半成品的示意图；

图7是形成有钝化层的高电子迁移率晶体管半成品的示意图；

图8是本发明实施例提供的高电子迁移率晶体管与对比例提供的高电子迁移率晶体管的漏极电流测试曲线；

图9a是本发明实施例所提供的高电子迁移率晶体管与对比例提供的高电子迁移率晶体管的阈值电压对比图；

图9b是本发明实施例所提供的高电子迁移率晶体管与对比例提供的高电子迁移率晶体管的ron,sp对比图。

附图标记说明

110：硅衬底120：沟道层

130：势垒层141：源极

142：漏极143：栅极

144：场板150：应变层

151：增强部152：栅极包覆部

160：钝化层170：平坦化层

180：缓冲层141a：源极过孔

142a：漏极过孔

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

作为本发明的一个方面，提供一种高电子迁移率晶体管，如图3所示，所示，所述高电子迁移率晶体管包括硅衬底110、沟道层120、势垒层130和栅极143。硅衬底110、沟道层120、势垒层130和栅极143沿所述高电子迁移率晶体管的厚度方向(即，图3中的上下方向)依次层叠设置，其中，所述高电子迁移率晶体管还包括由绝缘材料制成的应变层150，势垒层130背离所述沟道层的表面包括栅极区和增强区。如图所示，栅极143设置在所述栅极区，应变层150包括层叠地设置在所述增强区的增强部151，应变层150的晶格常数与势垒层130的晶格常数的失配率不低于0.5％。

由于应变层150的晶格常数与势垒层130的晶格常数之间存在较大的差别，应变层150的增强部151与势垒层130相贴合，晶格产生变形，会产生额外的压电效应，从而可以增加增强区151相对应的区域的二维电子气。由于设置栅极143的栅极区并未设置应变层，因此，与所述栅极区对应的区域的二维电子气不会增加，从而提高了高电子迁移率晶体管的性能。

在本发明中，仅通过在增强区设置包含增强部151的应变层150即可实现增加该区域的二维电子气，与相关技术中设置势垒材料再生长层的实施方式(即，图2中所示的实施方式)相比，形成应变层的工艺更加简单，从而可以降低形成高性能的高电子迁移率晶体管的成本。

在本发明中，对应变层150的具体结构不做特殊的要求，例如，应变层150上与栅极相对应的部分为栅极通孔。换言之，应变层150包括栅极通孔和环绕该栅极通孔设置的增强部。为了形成具有该结构的应变层，可以先形成一整层应变材料层，然后对应变材料层进行构图，以获得所述栅极通孔以及所述增强部。

为了便于制造，优选地，如图3所示，应变层150还包括覆盖栅极143的外表面的栅极包覆部152，该栅极包覆部152与增强部151形成为一体。在制造所述高电子迁移率晶体管时，形成了栅极143的图形后，直接形成一层完整的应变层150，不需要对该应变层150进行构图，从而可以降低制造高电子迁移率晶体管的成本。

在本发明中，对应变层的具体材料不做特殊的限制，只要应变层的材料为绝缘材料、其格常数与势垒层的晶格常数的失配率不低于0.5％以使得应变层150的增强部151能够产生额外的压电效应即可。优选地，应变层150的材料包括氮基材料和/或氧基材料。

进一步优选地，所述应变层的材料包括硅的氮化物、硅的氧化物、硅的氮氧化物、硼的氧化物、硼的氮化物、硼的氮氧化物、铝的氧化物、铝的氮化物、铝的氮氧化物、钛的氧化物、钛的氮化物、钛的氮氧化物中的至少一者。

为了确保应变层150与势垒层130的界面处产生足够大的应变、进而使得势垒层130发生变形并提供额外的压电极化效应，优选地，应变层150的厚度可以在1nm以上。与此同时，为了防止应变层150厚度过大而产生驰豫(relax)效应、并导致势垒层130应力减小、压电极化效应减弱，应变层150的厚度最好不要超过100nm。换言之，在本发明中应变层150的厚度优选在1nm至100nm之间。

所述高电子迁移率晶体管还包括源极和漏极。作为一种实施方式，所述源极和所述漏极可以与栅极143同层设置。但是，本发明并不限于此，例如，在图3中所示的实施方式中，源极141和漏极142均与栅极143位于不同的层中。在图3中所示的具体实施方式中，源极141和漏极142之间还设置有场板144。

具体地，所述高电子迁移率晶体管还包括层叠设置在所述应变层上的钝化层160、和层叠设置在该钝化层160表面的平坦化层170。源极141和漏极142设置在钝化层160的表面上。源极141通过贯穿平坦化层170、钝化层160和应变层150的源极过孔141a与势垒层130相连。漏极142通过贯穿平坦化层170、钝化层160和应变层150的漏极过孔142a与势垒层130相连。

源极141和漏极142并没有直接设置在势垒层130上，而是通过过孔与势垒层130相连，因此，增强部151的一部分覆盖了源极141下方的部分、增强部151的还一部分覆盖了漏极142下方的部分，从而可以进一步增加源极141下方区域、以及漏极142下方区域的二维电子气，进一步地提高所述高电子迁移率晶体管的性能。

作为本发明的一种优选实施方式，所述高电子迁移率晶体管还包括设置在硅衬底110与沟道层120之间的缓冲层180。在本发明中，对缓冲层180的具体材料不做特殊的限定，例如，可以利用aln制成缓冲层180。

在本发明中，对沟道层120和势垒层130的具体材料均不做特殊限制，作为一种具体实施方式，沟道层120的材料可以包括gan，势垒层130的材料可以包括algan。

作为本发明的第二个方面，提供一种高电子迁移率晶体管的制造方法，其中，如图4所示，所述制造方法包括：

在步骤s110中，提供硅衬底；

在步骤s120中，形成沟道层；

在步骤s130中，形成势垒层，所述势垒层背离所述沟道层的表面包括栅极区和增强区；

在步骤s140中，在所述栅极区形成栅极143(如图5所示)；

在步骤s150中，利用绝缘材料形成应变层150(如图6所示)，该应变层150包括设置在所述增强区的增强部151，其中，所述应变层的晶格常数与所述势垒层的晶格常数的失配率不低于0.5％。

利用本发明所提供的制造方法可以制得本发明所提供的上述高电子迁移率晶体管。上文中已经对所述高电子迁移率晶体管的工作原理以及有益效果进行了详细的描述，这里不再赘述。

为了便于制造，优选地，应变层150还包括覆盖栅极143外表面的栅极包覆部152，如图6所示，栅极包覆部152与增强部151形成为一体。

优选地，应变层150的材料包括氮基材料和/或氧基材料。

优选地，应变层150的材料包括硅的氮化物、硅的氧化物、硅的氮氧化物、硼的氧化物、硼的氮化物、硼的氮氧化物、铝的氧化物、铝的氮化物、铝的氮氧化物、钛的氧化物、钛的氮化物、钛的氮氧化物中的至少一者。

优选地，所述应变层的厚度在1nm至100nm之间。

为了形成图3中所示的高电子迁移率晶体管，优选地，所述制造方法还包括在形成应变层的步骤之后进行的以下步骤：

在步骤s160中，形成钝化层160(如图7所示)；

在步骤s170中，形成平坦化层；

在步骤s180中，形成贯穿所述平坦化层和所述钝化层的源极过孔以及贯穿所述平坦化层和所述钝化层的漏极过孔；

在步骤s190中，形成源极和漏极，所述源极通过所述源极过孔与所述势垒层相连，所述漏极通过所述漏极过孔与所述势垒层相连。

优选地，所述制造方法还包括在提供硅衬底的步骤和形成沟道层的步骤之间进行的以下步骤：

形成缓冲层。

优选地，所述沟道层的材料包括gan，所述势垒层的材料包括algan。

实施例

按照以下方法制造高电子迁移率晶体管：

在步骤s110中，提供硅衬底；

利用aln形成缓冲层；

在步骤s120中，利用gan形成沟道层；

在步骤s130中，利用algan形成势垒层，所述势垒层背离所述沟道层的表面包括栅极区和增强区；

在步骤s140中，在所述栅极区形成栅极；

在步骤s150中，利用硅的氮化物形成应变层150(如图6所示)，该应变层150包括设置在所述增强区的增强部151和包覆栅极的栅极包覆部；

在步骤s160中，形成钝化层；

在步骤s170中，形成平坦化层；

在步骤s180中，形成贯穿所述平坦化层、所述钝化层和所述应变层的源极过孔以及贯穿所述平坦化层、所述钝化层和所述应变层的漏极过孔；

在步骤s190中，形成源极和漏极，所述源极通过所述源极过孔与所述势垒层相连，所述漏极通过所述漏极过孔与所述势垒层相连。

对比例

按照以下方法制造高电子迁移率晶体管：

在步骤s110中，提供硅衬底；

利用aln形成缓冲层；

在步骤s120中，利用gan形成沟道层；

在步骤s130中，利用algan形成势垒层，所述势垒层背离所述沟道层的表面包括栅极区和增强区；

在步骤s140中，在所述栅极区形成栅极；

在步骤s160中，形成钝化层；

在步骤s170中，形成平坦化层；

在步骤s180中，形成贯穿所述平坦化层和所述钝化层的源极过孔以及贯穿所述平坦化层和所述钝化层的漏极过孔；

在步骤s190中，形成源极和漏极，所述源极通过所述源极过孔与所述势垒层相连，所述漏极通过所述漏极过孔与所述势垒层相连。

测试例

1、100v直流对比试验

分别在25℃下测试实施例制得的高电子迁移率晶体管hemt-b以及对比例制得的高电子迁移率晶体管hemt-a在不同的栅源电压vgs下的漏极电流id，其中，实施例制得的高电子迁移率晶体管hemt-b的漏源电压vds以及对比例制得的高电子迁移率晶体管hemt-a的漏源电压vds均为1v。通过图8可以看出，实施例制得的高电子迁移率晶体管hemt-b以及对比例制得的高电子迁移率晶体管hemt-a在不同的栅源电压vgs下的电流相差不大。也就是说，设置应变层并未影响高电子迁移率晶体管的性能。

2、阈值电压测试

分别在25℃下测试实施例制得的高电子迁移率晶体管hemt-b以及对比例制得的高电子迁移率晶体管hemt-a的阈值电压，如图9a所示，二者阈值电压也几乎相同，均为1.5v。

3、超低比导通电阻ron，sp测试

分别在25℃下测试实施例制得的高电子迁移率晶体管hemt-b以及对比例制得的高电子迁移率晶体管hemt-a的超低比导通电阻ron，sp，如图9b所示，实施例制得的高电子迁移率晶体管hemt-b的超低比导通电阻ron，sp为0.2mω·cm²，对比例制得的高电子迁移率晶体管hemt-a的超低比导通电阻ron，sp为0.3mω·cm²，由此可知，高电子迁移率晶体管hemt-b的超低比导通电阻低于比例制得的高电子迁移率晶体管hemt-a的超低比导通电阻，因此，本发明所提供的高电子迁移率晶体管的能耗更低。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。