半导体装置及半导体封装的制作方法

[优先权声明]

本申请主张在2018年9月21日在韩国知识产权局提出申请的韩国专利申请第10-2018-0144338号的优先权，所述韩国专利申请的公开内容全文并入本申请供参考。

本发明的示例性实施例涉及一种半导体封装以及一种制造半导体封装的方法，更具体来说，涉及一种包括通过晶片到晶片键合而键合到彼此的半导体装置的半导体封装以及一种制造所述半导体封装的方法。

背景技术：

可通过后通孔方案(vialastscheme)制造多芯片封装。然而，当在形成绝缘间层之后形成硅通孔(throughsiliconvia，tsv)时，tsv可着落在绝缘间层的金属布线(m1金属)上，从而因化学机械平坦化(chemicalmechanicalplanarization，cmp)工艺中的总厚度变化(totalthicknessvariation，ttv)而引起铜(cu)穿通(punch-through)。

技术实现要素：

示例性实施例提供一种能够为硅通孔(tsv)提供工艺裕度的半导体装置。

示例性实施例提供一种包括所述半导体装置的半导体封装。

示例性实施例提供一种制造所述半导体装置的方法。

根据示例性实施例，提供一种半导体封装，所述半导体封装可包括第一半导体芯片以及堆叠在所述第一半导体芯片上的第二半导体芯片。所述第一半导体芯片可包括：衬底，具有第一通孔孔洞；绝缘间层，形成在所述衬底上，且在所述绝缘间层的外表面中具有第一键合焊盘、以及连接到所述第一通孔孔洞且暴露出所述第一键合焊盘的第二通孔孔洞；以及插塞结构，在所述第一通孔孔洞及所述第二通孔孔洞内被形成为连接到所述第一键合焊盘。所述第二半导体芯片可包括第二键合焊盘，所述第二键合焊盘键合到从所述第一半导体芯片的所述衬底的表面暴露出的所述插塞结构。

根据示例性实施例，提供一种半导体封装，所述半导体封装可包括第一半导体芯片以及堆叠在所述第一半导体芯片上的第二半导体芯片。所述第一半导体芯片可包括：衬底，具有彼此相对的第一表面与第二表面；绝缘间层，形成在所述衬底的所述第一表面上以使设置在所述绝缘间层中的金属布线绝缘，且具有最外绝缘层，在所述最外绝缘层中设置有第一键合焊盘；以及插塞结构，穿透过所述衬底及所述绝缘间层以延伸到所述第一键合焊盘；以及第二半导体芯片，堆叠在所述第一半导体芯片上，且包括第二键合焊盘，所述第二键合焊盘键合到从所述第一半导体芯片的所述衬底的所述第二表面暴露出的所述插塞结构。

根据示例性实施例，提供一种半导体装置，所述半导体装置可包括：衬底，具有彼此相对的第一表面与第二表面；绝缘间层，形成在所述衬底的所述第一表面上以使设置在所述绝缘间层中的电路图案绝缘，且具有最外绝缘层，在所述最外绝缘层中设置有键合焊盘；以及插塞结构，穿透过所述衬底及所述绝缘间层以延伸到所述键合焊盘。

根据示例性实施例，提供一种制造半导体装置的方法，在所述方法中可在衬底的第一表面上形成绝缘间层，所述绝缘间层具有最外绝缘层，在所述最外绝缘层中设置有第一键合焊盘。可形成通孔孔洞，所述通孔孔洞从所述第一表面延伸到所述衬底的与所述第一表面相对的第二表面并穿透过所述衬底及所述绝缘间层以暴露出所述第一键合焊盘。可在所述通孔孔洞内形成插塞结构以接触所述第一键合焊盘。

根据示例性实施例，半导体封装可包括至少两个第一半导体芯片及第二半导体芯片。所述第一半导体芯片的上表面中被暴露出的硅通孔可通过cu-cu混合键合而键合到所述第二半导体芯片的下表面中的键合焊盘。穿透过所述第一半导体芯片的衬底的所述硅通孔可接触所述第一半导体芯片的下表面中的键合焊盘。

因此，堆叠的所述第一半导体芯片及所述第二半导体芯片可具有cu-cu混合键合结构。在形成所述第一半导体芯片的工艺中，当在形成所述绝缘间层(通过后通孔方案)之后形成所述硅通孔时，所述硅通孔可被形成为使所述硅通孔直接着落在所述绝缘间层的所述键合焊盘上，而非着落在所述绝缘间层的金属布线(m1金属)上，从而防止因化学机械平坦化(chemicalmechanicalplanarization，cmp)工艺中的总厚度变化(totalthicknessvariation，ttv)而引起cu穿通。

附图说明

通过结合附图阅读以下详细说明，将更清楚地理解示例性实施例。图1到图34表示如本文所述的非限制性示例性实施例。

图1是示出根据示例性实施例的半导体封装的剖视图。

图2是示出图1中的“a”部分的放大剖视图。

图3到图14是示出根据示例性实施例的制造半导体封装的方法的剖视图。

图15是示出根据示例性实施例的半导体封装的剖视图。

图16是示出图15中的“b”部分的放大剖视图。

图17是示出根据示例性实施例的半导体封装的剖视图。

图18是示出图17中的“c”部分的放大剖视图。

图19到图34是示出根据示例性实施例的制造半导体封装的方法的剖视图。

具体实施方式

在下文中，将参照附图详细解释示例性实施例。

应理解，当称一元件或层位于另一元件或层“之上(over)”、“上方(above)”、“上(on)”、“连接到(connectedto)”或“耦合到(coupledto)”另一元件或层时，所述元件或层可直接位于所述另一元件或层“之上”、“上方”、“上”、直接“连接到”或直接“耦合到”所述另一元件或层，抑或可存在中间元件或层。相比之下，当称一元件直接位于另一元件或层“之上(directlyover)”、“上方(directlyabove)”、“上(directlyon)”、“直接连接到(directlyconnectedto)”或“直接耦合到(directlycoupledto)”另一元件或层时，则不存在中间元件或层。相同的编号自始至终指代相同的元件。本文所用用语“和/或(and/or)”包括相关列出项中的一个或多个项的任意及所有组合。为易于说明，在本文中可使用例如“在…之下(beneath)”、“在…下面(below)”、“下部的(lower)”、“在…之上(over)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。应理解，空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。举例来说，如果图中所示装置被翻转，则被阐述为位于其他元件或特征“下面”或“之下”的元件此时将被取向为位于所述其他元件或特征“上方”。因此，用语“在…下面”可囊括“上方”及“下面”两种取向。装置可具有其他取向(旋转90度或处于其他取向)且本文所用的空间相对性描述语相应地进行解释。

图1是示出根据示例性实施例的半导体封装的剖视图。图2是示出图1中的“a”部分的放大剖视图。

参照图1及图2，半导体封装10可包括堆叠的半导体芯片。半导体封装10可包括封装衬底500、第一半导体芯片100、第二半导体芯片200、第三半导体芯片300及第四半导体芯片400以及模制构件700。另外，半导体封装10还可包括导电凸块600及外部连接构件800。

封装衬底500可为其中包括电路图案的印刷电路板(printedcircuitboard，pcb)。衬底焊盘可设置在封装衬底500的上表面上，且外部连接构件800(例如焊料球)可设置在封装衬底500的下表面上。

在封装衬底500的上表面上可堆叠有多个半导体芯片。在此实施例中，第一半导体芯片100可包括与图2所示第一半导体芯片100的结构相同或相似的结构。第二半导体芯片200、第三半导体芯片300及第四半导体芯片400的结构可实质上相同于或相似于图2所示第一半导体芯片100的结构。因此，将使用相同或类似的参考编号来指代相同或类似的元件且将省略关于上述元件的任何进一步的重复解释。

第一半导体芯片100、第二半导体芯片200、第三半导体芯片300及第四半导体芯片400可堆叠在封装衬底500上。在此实施例中，示例性地示出作为包括四个堆叠的半导体芯片100、200、300、400的多芯片封装的半导体封装，且因此，所述半导体封装可能并非仅限于此。

导电凸块600可夹置在封装衬底500与第一半导体芯片100之间。导电凸块600可将封装衬底500的衬底焊盘与第一半导体芯片100的第一键合焊盘136电连接到彼此。

第一半导体芯片100可包括衬底110、绝缘间层130、第一键合焊盘136、第二键合焊盘182以及通孔(例如硅通孔(tsv)162)。

衬底110可具有彼此相对的第一表面112与第二表面114。第一表面112可为有源表面，且第二表面114可为非有源表面。在衬底110的第一表面112上可设置有至少一个电路图案116。举例来说，衬底110可为单晶硅衬底。电路图案116可包括晶体管、二极管等。电路图案116可构成电路元件。因此，第一半导体芯片100可为包括形成在其中的多个电路元件的半导体装置。

绝缘间层130可设置在衬底110的第一表面112上。绝缘间层130可包括多个绝缘层以及位于绝缘层中的下部布线。第一键合焊盘136可设置在绝缘间层130的最外绝缘层中。

举例来说，绝缘间层130可包括第一绝缘间层120及第二绝缘间层121。

第一绝缘间层120可覆盖衬底110的第一表面112上的电路图案116。举例来说，第一绝缘间层120可包含氧化硅或低介电常数材料。第一绝缘间层120中可包括下部布线118。

第二绝缘间层121可包括彼此交替堆叠的第一缓冲层122a、第二缓冲层122b、第三缓冲层122c、第四缓冲层122d及第五缓冲层122e以及第一绝缘层124a、第二绝缘层124b、第三绝缘层124c、第四绝缘层124d及第五绝缘层124e。举例来说，第一缓冲层122a、第二缓冲层122b、第三缓冲层122c、第四缓冲层122d及第五缓冲层122e可包含氮化硅、碳氮化硅(sicn)、碳氮氧化硅(sicon)等。第一绝缘层124a、第二绝缘层124b、

第三绝缘层124c、第四绝缘层124d及第五绝缘层124e可包含氧化硅或掺碳硅氧化物。

第二绝缘间层121可包括多个金属布线。举例来说，第二绝缘间层121可包括第一金属布线132a及第二金属布线132b。包括焊盘阻挡图案136a及焊盘导电图案136b的第一键合焊盘136可设置在绝缘间层130的最外绝缘层中。第一键合焊盘136可通过绝缘间层130的下表面被暴露出。

因此，电路图案116可通过下部布线118以及第一金属布线132a及第二金属布线132b电连接到第一键合焊盘136。

在图2中第二绝缘间层121被示出为包括两个金属布线层，但第二绝缘间层121可能并非仅限于此。作为后道工艺(backendofline，beol)金属布线层的第二绝缘间层121可包括三个或更多个金属布线层。

具有插塞结构的硅通孔162可设置在第一半导体芯片100的通孔孔洞152中。插塞结构162可在垂直方向上从衬底110的第二表面114延伸以穿透过衬底110及绝缘间层130以使插塞结构162接触第一键合焊盘136。

通孔孔洞152可包括在垂直方向上彼此连接的第一通孔孔洞152a与第二通孔孔洞152b。衬底110可具有第一通孔孔洞152a，第一通孔孔洞152a在垂直方向上从第二表面114延伸到衬底110的第一表面112。绝缘间层130可具有第二通孔孔洞152b，第二通孔孔洞152b在垂直方向上从衬底110的第一表面112延伸，以暴露出第一键合焊盘136的焊盘导电图案136b。

插塞结构162可包括阻挡图案156a及导电图案160a。阻挡图案156a可设置在通孔孔洞152的内表面中。导电图案160a可设置在阻挡图案156a上以填充通孔孔洞152。阻挡图案156a可接触通过第二通孔孔洞152b暴露出的焊盘导电图案136b。阻挡图案156a可包含金属氮化物(例如，氮化钛、氮化钽等)和/或金属(例如，钛、钽等)。导电图案160a可包含铜(cu)，但并非仅限于此。

因此，插塞结构162的下表面可接触第一键合焊盘136的焊盘导电图案136b。插塞结构162的上表面可从衬底110的第二表面114被暴露出。插塞结构162的上表面可与衬底110的第二表面114共面。

在示例性实施例中，第一半导体芯片100还可包括位于衬底110的第二表面114上的抛光停止层140。在这种情形中，插塞结构162的上表面可与抛光停止层140的上表面共面。

其中具有第二键合焊盘182的绝缘层180可设置在衬底110的第二表面114上。第二键合焊盘182可布置在插塞结构162的被暴露出的上表面上。第二键合焊盘182可包括焊盘阻挡图案182a及焊盘导电图案182b。绝缘层180可设置在抛光停止层140上。相似地，第二半导体芯片200可包括衬底210、绝缘间层230、第一键合焊盘236、第二键合焊盘282及插塞结构262。

第二半导体芯片200可布置在第一半导体芯片100上以使第二半导体芯片200的第一键合焊盘236面对第一半导体芯片100的第二键合焊盘182。

第一半导体芯片100的第二键合焊盘182与第二半导体芯片200的第一键合焊盘236可通过cu-cu混合键合而键合到彼此。

相似地，第二半导体芯片200的第二键合焊盘282与第三半导体芯片300的第一键合焊盘336可通过cu-cu混合键合而键合到彼此。第三半导体芯片300的第二键合焊盘382与第四半导体芯片400的第一键合焊盘436可通过cu-cu混合键合而键合到彼此。

因此，堆叠半导体封装可具有cu-cu混合键合结构。

模制构件700可设置在封装衬底500上以覆盖第一半导体芯片100、第二半导体芯片200、第三半导体芯片300及第四半导体芯片400。模制构件700可包含环氧模塑料(epoxymoldingcompound，emc)材料。

如上所述，多芯片封装可包括至少两个第一半导体芯片100及第二半导体芯片200。第一半导体芯片100的第二键合焊盘182的焊盘导电图案182b可通过cu-cu混合键合而键合到第二半导体芯片200的第一键合焊盘236的焊盘导电图案236b。穿透过第一半导体芯片100的衬底110的插塞结构162可接触第一键合焊盘136，第一键合焊盘136设置在最外绝缘层中以通过第一半导体芯片100的下表面被暴露出。

因此，堆叠的第一半导体芯片100及第二半导体芯片200可具有cu-cu混合键合结构。在第一半导体芯片100具有后通孔方案的情形中，插塞结构162可着落在第一键合焊盘136上，而非着落在绝缘间层130的金属布线(m1金属)上，从而防止因在化学机械平坦化(cmp)工艺中的总厚度变化(totalthicknessvariation，ttv)而引起cu穿通(cupunch-through)。

在下文中，将解释制造图1及图2所示半导体封装的方法。

图3到图14是示出根据示例性实施例的制造半导体封装的方法的剖视图。

参照图3及图4，可在第一晶片的衬底110的第一表面112上形成具有第一键合焊盘136的绝缘间层130。

首先，如图3所示，在衬底110的第一表面112上形成电路图案116之后，可形成第一绝缘间层120以覆盖衬底110的第一表面112上的电路图案116。可在第一绝缘间层120中形成具有接触件的下部布线118。下部布线118的部分可通过第一绝缘间层120的表面被暴露出。衬底110的第一表面112可为有源表面，且衬底110的与第一表面112相对的第二表面114可为非有源表面。

举例来说，衬底110可包含硅、锗、硅锗或iii-v族化合物(例如，gap、gaas、gasb等)。在一些实施例中，衬底110可为绝缘体上硅(silicon-on-insulator，soi)衬底或绝缘体上锗(germanium-on-insulator，goi)衬底。第一绝缘间层120可被形成为包含例如氧化硅或低介电常数材料。

如图4所示，可在第一绝缘间层120上形成第二绝缘间层121。

可在第一绝缘间层120上形成第一缓冲层122a及第一绝缘层124a，且接着，可对第一绝缘层124a进行部分蚀刻以形成暴露出下部布线118的第一沟槽，并且可在第一沟槽中形成第一金属布线132a。可使用第一缓冲层122a作为蚀刻停止层。

可在第一绝缘层124a上形成第二缓冲层122b及第二绝缘层124b，且接着，可对第二绝缘层124b进行部分蚀刻以形成暴露出第一金属布线132a的一部分的第一接触孔，并且可在第一接触孔中形成第一接触件134a。可使用第二缓冲层122b作为蚀刻停止层。

可在第二绝缘层124b上形成第三缓冲层122c及第三绝缘层124c，且接着，可对第三绝缘层124c进行部分蚀刻以形成暴露出第一接触件134a的第二沟槽，并且可在第二沟槽中形成第二金属布线132b。

可在第三绝缘层124c上形成第四缓冲层122d及第四绝缘层124d，且接着，可对第四绝缘层124d进行部分蚀刻以形成暴露出第二金属布线132b的一部分的第二接触孔，并且可在第二接触孔中形成第二接触件134b。

可在第四绝缘层124d上形成第五缓冲层122e及第五绝缘层124e，且接着，可对第五绝缘层124e进行部分蚀刻以形成暴露出第二接触件134b的第三沟槽，并且可在第三沟槽中形成第一键合焊盘136。可在第三沟槽中形成焊盘阻挡图案136a及焊盘导电图案136b。焊盘导电图案136b可形成在焊盘阻挡图案136a上以填充第三沟槽。

焊盘阻挡图案136a可包含金属氮化物(例如，氮化钛等)和/或金属(例如，钛、钽等)。焊盘导电图案可包含金属(例如，铜、铝、金、铟、镍等)。在此实施例中，焊盘导电图案136b可包含铜。也就是说，包括焊盘阻挡图案136a及焊盘导电图案136b的第一键合焊盘136可设置在绝缘间层130的最外绝缘层中。第一键合焊盘136可通过绝缘间层130的外表面被暴露出。此处，绝缘间层130的最外绝缘层可为再分布布线层。

举例来说，第一缓冲层122a、第二缓冲层122b、第三缓冲层122c、第四缓冲层122d及第五缓冲层122e可由氮化硅、碳氮化硅(sicn)、碳氮氧化硅(sicon)等形成。第一绝缘层124a、第二绝缘层124b、第三绝缘层124c、第四绝缘层124d及第五绝缘层124e可由氧化硅或掺碳硅氧化物形成。

第二绝缘间层121可包括两个金属布线层，然而，第二绝缘间层121可能并非仅限于此。作为后道工艺(beol)金属布线层的第二绝缘间层121可包括三个或更多个金属布线层。

最外绝缘层中的第一键合焊盘136的厚度可大于金属布线层的第一金属布线132a的厚度。

参照图5，可对衬底110的第二表面114进行平坦化，且接着，可在经平坦化的第二表面114上形成用于蚀刻工艺的第一光刻胶图案142。

可对衬底110的第二表面114进行平坦化以控制衬底110的厚度。举例来说，可通过研磨工艺部分地移除衬底110的第二表面114。可虑及tsv(即，将要形成的通孔电极)的厚度、堆叠封装的厚度等来确定衬底110的厚度。

在示例性实施例中，可在衬底110的经平坦化的第二表面114上形成抛光停止层140。抛光停止层140可由氧化硅、氮化硅、碳氮化硅、碳氮氧化硅(sicon)等形成。

可在抛光停止层140上形成光刻胶层(未示出)，且接着，可将光刻胶层图案化以形成第一光刻胶图案142。

参照图6，可对衬底执行第一蚀刻工艺以形成第一开口150。

可使用第一光刻胶图案142对抛光停止层140及衬底110进行部分蚀刻以暴露出绝缘间层130。也就是说，可执行第一蚀刻工艺直到暴露出绝缘间层130为止。因此，第一开口150可从第二表面114延伸到衬底110的第一表面112。

可在第一蚀刻设备的反应室内执行第一蚀刻工艺。可将第一工艺气体供应到第一蚀刻设备的反应室中。举例来说，第一工艺气体可包括氟气。

参照图7到图9，可对绝缘间层130进行部分蚀刻以形成暴露出第一键合焊盘136的通孔孔洞152。

在示例性实施例中，如图7所示，首先，可对绝缘间层130执行第二蚀刻工艺以形成第二开口151。可对第一绝缘间层120及第二绝缘间层121进行蚀刻以形成第二开口151。

第二开口151可被形成为穿透过除了设置有第一键合焊盘136的最外绝缘层之外的所述多个缓冲层及绝缘层。举例来说，第二开口151可暴露出位于第二绝缘间层121的最外绝缘层上的第五缓冲层122e。作为另外一种选择，第二开口151可暴露出第二绝缘间层121的第四绝缘层124d的一部分。

可在第二蚀刻设备的反应室内执行第二蚀刻工艺。可将与第一工艺气体不同的第二工艺气体供应到第二蚀刻设备的反应室中。举例来说，第二工艺气体可包括cf系气体。

在执行第二蚀刻工艺之后，可从衬底110移除第一光刻胶图案142。

接着，如图8所示，可沿着第二开口151的侧壁及底表面以及抛光停止层140的上表面的轮廓形成衬层154。形成在第二开口151中的衬层154可使通孔孔洞152内的导电材料绝缘。衬层154可由氧化硅或掺碳硅氧化物形成。

参照图9，可对衬层154执行第三蚀刻工艺以形成通孔孔洞152。通孔孔洞152可垂直穿透过衬底110及绝缘间层130以暴露出第一键合焊盘136。通孔孔洞152可包括穿透过衬底110的第一通孔孔洞152a以及穿透过绝缘间层130以暴露出第一键合焊盘136的第二通孔孔洞152b。

可使用第二光刻胶图案144作为蚀刻掩模来对衬层154及第二绝缘间层121的剩余绝缘层进行蚀刻以形成通孔孔洞152。也就是说，可执行第三蚀刻工艺直到暴露出最外绝缘层中的第一键合焊盘136为止。

可通过第三蚀刻工艺移除第一键合焊盘136的焊盘阻挡图案136a的一部分。因此，通孔孔洞152可暴露出第一键合焊盘136的焊盘导电图案136b。

在执行第三蚀刻工艺之后，可从衬底110移除第二光刻胶图案144。可在没有第二光刻胶图案144的情形中执行第三蚀刻工艺。

参照图10到图12，可在通孔孔洞152中形成tsv(即，插塞结构)以接触第一键合焊盘136。

如图10所示，首先，可在衬层154上形成阻挡金属层156。阻挡金属层156可被形成为包含金属氮化物(例如，氮化钛、氮化钽等)和/或金属(例如，钛、钽等)。

接着，可在阻挡金属层156上形成晶种层(未示出)。可使用晶种层作为用于形成后续导电层160的镀覆工艺中的电极。作为实例，可执行物理气相沉积工艺以沉积铜层作为晶种层。

如图11所示，可在晶种层上形成导电层160以填充通孔孔洞152。可使用电阻低的金属材料形成导电层160。举例来说，导电层160可通过电镀工艺、化学镀敷工艺、电接枝工艺、物理气相沉积工艺等使用铜形成。在形成导电层160之后，可对导电层160进一步执行热处理工艺。

作为另外一种选择，可使用除铜之外的金属材料形成导电层160。导电层可包含铝(al)、金(au)、铟(in)、镍(ni)等。然而，导电层可优选地但未必包含适于cu-cu混合键合工艺的电阻低的铜。

如图12所示，可对导电层160、阻挡金属层156及衬层154执行化学机械抛光工艺以形成tsv(插塞结构)。插塞结构可包括阻挡图案156a及导电图案160a。此处，可余留抛光停止层140的一部分。插塞结构的阻挡图案156a可接触第一键合焊盘136的焊盘导电图案136b。

因此，tsv可直接接触最外绝缘层中的第一键合焊盘136。

参照图13，可在衬底110的第二表面114上形成具有第二键合焊盘182的绝缘层180。第二键合焊盘182可形成在插塞结构的上表面上。

可在衬底110的第二表面114上形成绝缘层180，且接着，可对绝缘层180进行部分蚀刻以形成暴露出插塞结构的上表面的第四沟槽，并且可在第四沟槽中形成第二键合焊盘182。可在第四沟槽中形成焊盘阻挡图案182a及焊盘导电图案182b。焊盘导电图案182b可形成在焊盘阻挡图案182a上以填充第四沟槽。

焊盘导电图案182b可包含铜(cu)、铝(al)、金(au)、铟(in)、镍(ni)等。这些可单独使用或以其混合物使用。在此实施例中，焊盘导电图案182b可包含铜。举例来说，绝缘层180可由氧化硅、氮化硅、碳氮化硅(sicn)、碳氮氧化硅(sicon)等形成。

参照图14，可在第一晶片上键合第二晶片以在第一半导体芯片100上堆叠第二晶片的第二半导体芯片200。接着，相似地，可在第二晶片的第二半导体芯片200上依序堆叠第三晶片的第三半导体芯片300及第四晶片的第四半导体芯片400，且接着，可对堆叠的晶片进行切锯以完成半导体封装10作为图1所示堆叠半导体装置。

在示例性实施例中，可将第一半导体芯片100的最外绝缘层中的第二键合焊盘182键合到第二半导体芯片200的最外绝缘层中的第一键合焊盘236。

可通过cu-cu混合键合工艺将第一半导体芯片100的第二键合焊盘182键合到第二半导体芯片200的第一键合焊盘236。此处，可一起执行热处理工艺。通过热处理工艺，第一半导体芯片100的第二键合焊盘182的焊盘导电图案182b与第二半导体芯片200的第一键合焊盘236的焊盘导电图案236b可热膨胀以与彼此接触。

在示例性实施例中，当通过晶片到晶片键合将包括第一半导体芯片100的第一晶片与包括第二半导体芯片200的第二晶片键合到彼此时，可通过cu-cu混合键合将第一半导体芯片100的第二键合焊盘182与第二半导体芯片200的第一键合焊盘236联接到彼此。

当在形成金属布线层之后形成tsv(后通孔工艺)时，tsv可被形成为使tsv直接着落在最外绝缘层中的键合焊盘136上，而非着落在第一金属布线132a(m1金属)上。

由于键合焊盘136的厚度大于第一金属布线132a的厚度，因此可防止因cmp工艺中的总厚度变化(ttv)而发生铜(cu)穿通。

图15是示出根据示例性实施例的半导体封装的剖视图。图16是示出图15中的“b”部分的放大剖视图。半导体封装可实质上相同于或相似于参照图1阐述的半导体封装，只是半导体装置的配置除外。因此，将使用相同的参考编号来指代相同或类似的元件且将省略关于上述元件的任何进一步的重复解释。

参照图15及图16，半导体封装11可包括堆叠在封装衬底500上的第一半导体芯片100、第二半导体芯片200、第三半导体芯片300及第四半导体芯片400。

第一半导体芯片100可包括衬底110、绝缘间层130、键合焊盘136及插塞结构162。相似地，第二半导体芯片200可包括衬底210、绝缘间层230、键合焊盘236及插塞结构262。

第二半导体芯片200可布置在第一半导体芯片上以使第二半导体芯片200的键合焊盘236面对第一半导体芯片100的插塞结构162的被暴露出的上表面。

第一半导体芯片100的插塞结构162的导电图案160a与第二半导体芯片200的键合焊盘236可通过cu-cu混合键合而键合到彼此。

相似地，第二半导体芯片200的插塞结构262与第三半导体芯片300的键合焊盘336可通过cu-cu混合键合而键合到彼此。第三半导体芯片300的插塞结构362与第四半导体芯片400的键合焊盘436可通过cu-cu混合键合而键合到彼此。

因此，堆叠的半导体芯片可具有焊盘到tsv互连结构。

在下文中，将解释制造图15所示半导体封装的方法。

首先，可执行参照图3到图12所述工艺以在第一晶片的衬底110的第一表面112上形成绝缘间层130，且接着，可形成tsv，所述tsv从衬底110的第二表面114延伸并接触绝缘间层130的最外键合焊盘136。

接着，可将第二晶片键合在第一晶片上以将第二晶片的第二半导体芯片200堆叠在第一晶片的第一半导体芯片100上。接着，相似地，可在第二晶片的第二半导体芯片200上依序堆叠第三晶片的第三半导体芯片300及第四晶片的第四半导体芯片400，且接着，可对堆叠的晶片进行切锯以完成半导体封装11作为图15所示堆叠半导体装置。

在示例性实施例中，可将第一半导体芯片100的插塞结构162的导电图案160a与第二半导体芯片200的最外绝缘层中的键合焊盘236键合到彼此。

可通过cu-cu混合键合工艺将第一半导体芯片100的插塞结构162与第二半导体芯片200的键合焊盘236键合到彼此。此处，可一起执行热处理工艺。通过热处理工艺，第一半导体芯片100的导电图案160a与第二半导体芯片200的焊盘导电图案236b可热膨胀以与彼此接触。

在示例性实施例中，当通过晶片到晶片键合将包括第一半导体芯片100的第一晶片与包括第二半导体芯片200的第二晶片键合到彼此时，可通过cu-cu混合键合将第一半导体芯片100的tsv与第二半导体芯片200的键合焊盘236联接到彼此。

图17是示出根据示例性实施例的半导体封装的剖视图。图18是示出图17中的“c”部分的放大剖视图。半导体封装可实质上相同于或相似于参照图1阐述的半导体封装，只是半导体装置的配置除外。因此，将使用相同的参考编号来指代相同或类似的元件且将省略关于上述元件的任何进一步的重复解释。

参照图17及图18，半导体封装12可包括多个堆叠的半导体芯片。半导体封装12可包括高带宽存储器(highbandwidthmemory，hbm)装置。

在示例性实施例中，半导体封装12可包括缓冲管芯1100以及依序堆叠在缓冲管芯1100上的第一存储器管芯1200、第二存储器管芯1300及第三存储器管芯1400。缓冲管芯1100以及第一存储器管芯1200、第二存储器管芯1300及第三存储器管芯1400可通过tsv电连接到彼此。缓冲管芯1100以及第一存储器管芯1200、第二存储器管芯1300及第三存储器管芯1400可通过tsv与彼此传送数据信号及控制信号。在此实施例中，示例性地示出包括四个堆叠的管芯(芯片)的hbm装置，但是，本发明概念可能并非仅限于此。

缓冲管芯1100可包括衬底1110、绝缘间层1130、第一键合焊盘1136、第二键合焊盘1182以及tsv(即，插塞结构1152)。绝缘间层1130可设置在衬底1110的第一表面(即，有源表面)上。第一键合焊盘1136可设置在绝缘间层1130的最外绝缘层中。插塞结构1152可被设置成穿透过衬底1110。插塞结构1152的下表面可接触绝缘间层1130的第一金属布线。插塞结构1152可通过包括绝缘间层1130中的第一金属布线的布线结构电连接到第一键合焊盘1136。

第一存储器管芯1200可包括衬底1210、绝缘间层1230、第一键合焊盘1236、第二键合焊盘1282及tsv(即，插塞结构1262)。绝缘间层1230可设置在衬底1210的第一表面(即，有源表面)上。第一键合焊盘1236可设置在绝缘间层1230的最外绝缘层中。插塞结构1262可被设置成穿透过衬底1210。插塞结构1262的上表面可接触绝缘间层1230的键合焊盘1236。插塞结构1262的下表面可接触第二键合焊盘1282。

第二存储器管芯1300可包括衬底1310、绝缘间层1330、第一键合焊盘1336、第二键合焊盘1382及tsv(即，插塞结构1352)。绝缘间层1330可设置在衬底1310的第一表面(即，有源表面)上。第一键合焊盘1336可设置在绝缘间层1330的最外绝缘层中。插塞结构1352可被设置成穿透过衬底1310。插塞结构1352的上表面可接触绝缘间层1330的第一金属布线。插塞结构1352的下表面可接触第二键合焊盘1382。插塞结构1352可通过包括绝缘间层1330中的第一金属布线的布线结构电连接到第一键合焊盘1336。

第三存储器管芯1400可包括衬底1410、绝缘间层1430及键合焊盘1436。绝缘间层1430可设置在衬底1410的第一表面(即，有源表面)上。键合焊盘1436可设置在绝缘间层1430的最外绝缘层中。

在封装衬底1500与缓冲管芯1100之间可夹置有导电凸块1600。导电凸块1600可夹置在封装衬底1500的衬底焊盘与缓冲管芯1100的第一键合焊盘1136之间以将其电连接到彼此。

在缓冲管芯1100与第一存储器管芯1200之间可夹置有导电凸块1190。导电凸块1190可夹置在缓冲管芯1100的第二键合焊盘1182与第一存储器管芯1200的第二键合焊盘1282之间以将其电连接到彼此。

第一存储器管芯1200的第一键合焊盘1236与第二存储器管芯1300的第二键合焊盘1382可彼此接触。第一存储器管芯1200的第一键合焊盘1236与第二存储器管芯1300的第二键合焊盘1382可通过cu-cu混合键合而键合到彼此。

在第二存储器管芯1300与第三存储器管芯1400之间可夹置有导电凸块1390。导电凸块1390可夹置在第二存储器管芯1300的第一键合焊盘1336与第三存储器管芯1400的第一键合焊盘1436之间以将其电连接到彼此。

在封装衬底1500上可设置有模制构件1700以覆盖缓冲管芯1100以及第一存储器管芯1200、第二存储器管芯1300及第三存储器管芯1400。模制构件1700可包含环氧模塑料(emc)材料。

如上所述，hbm存储器装置可包括多个堆叠的管芯1100、1200、1300、1400。第一存储器管芯1200的第一键合焊盘1236可通过cu-cu混合键合而键合到第二存储器管芯1300的第二键合焊盘1382。穿透过第一存储器管芯1200的衬底1210的插塞结构1262可接触第一键合焊盘1236，第一键合焊盘1236设置在最外部绝缘层中且通过第一存储器管芯1200的上表面被暴露出。

在下文中，将解释制造图17所示半导体封装的方法。

图19到图34是示出根据示例性实施例的制造半导体封装的方法的剖视图。图23是示出图22中的“d”部分的放大剖视图。图25是示出图24中的“e”部分的放大剖视图。图27是示出图26中的“f”部分的放大剖视图。图29是示出图28中的“g”部分的放大剖视图。图31是示出图30中的“h”部分的放大剖视图。

参照图19及图20，第二晶片w2可堆叠在第一晶片w1上。

在示例性实施例中，可将第一晶片w1布置在第一载体衬底c1上，且接着，可将第二晶片w2堆叠在第一晶片w1上。

第一晶片w1可包括衬底1410、绝缘间层1430及键合焊盘1436。绝缘间层1430可设置在衬底1410的第一表面上。键合焊盘1436可设置在绝缘间层1430的最外绝缘层中。衬底1410可包括其中形成有电路图案及单元的管芯区da以及环绕管芯区da的划线区sa。可沿着划分多个管芯区da的划线区sa切锯第一晶片w1的衬底1410。

第二晶片w2可包括衬底1310、绝缘间层1330、第一键合焊盘1336、第二键合焊盘1382及插塞结构1352。绝缘间层1330可设置在衬底1310的第一表面上。第一键合焊盘1336可设置在绝缘间层1330的最外绝缘层中。第二键合焊盘1382可设置在与衬底1310的第一表面相对的第二表面上的绝缘层1380中。

第二晶片w2可堆叠在第一晶片w1上以使第二晶片w2的衬底1310的第一表面(即，有源表面)面对第一晶片w1的衬底1410的第一表面(即，有源表面)。可使用粘合膜(例如非导电膜)将第二晶片w2粘附在第一晶片w1上。第二晶片w2可经由夹置在第一晶片w1与第二晶片w2之间的导电凸块1390堆叠在第一晶片w1上。第一晶片w1的键合焊盘1436可通过导电凸块1390电连接到第二晶片w2的第一键合焊盘1336。

第一晶片w1可不包括tsv。可不对第一晶片w1的衬底1410的背面进行研磨。第一晶片w1的衬底1410的厚度可大于第二晶片w2的衬底1310的厚度。

参照图21，可在第二晶片w2上堆叠第三晶片w3。

在示例性实施例中，第三晶片w3可包括衬底1210、绝缘间层1230及第一键合焊盘1236。绝缘间层1230可设置在衬底1210的第一表面上。第一键合焊盘1236可设置在绝缘间层1230的最外绝缘层中。

第三晶片w3可堆叠在第二晶片w2上以使第三晶片w3的衬底1210的第一表面(即，有源表面)面对第二晶片w2。第三晶片w3的第一键合焊盘1236可接触第二晶片w2的第二键合焊盘1382。当通过晶片到晶片键合将第二晶片w2与第三晶片w3键合到彼此时，可通过cu-cu混合键合将第二晶片w2的第二键合焊盘1382与第三晶片w3的第一键合焊盘1236联接到彼此。

参照图22及图23，可在第三晶片w3的衬底1210的第二表面1214上形成用于蚀刻工艺的第一光刻胶图案1242。

在示例性实施例中，在形成第一光刻胶图案1242之前，可对衬底1210的第二表面1214进行平坦化以控制衬底1210的厚度。举例来说，可通过研磨工艺部分地移除衬底1210的第二表面1214。可虑及tsv(即，将要形成的通孔电极)的厚度、堆叠封装的厚度等来确定衬底1210的厚度。

另外，可在衬底1210的经平坦化的第二表面1214上形成抛光停止层1240。抛光停止层1240可由氧化硅、氮化硅、碳氮化硅、碳氮氧化硅(sicon)等形成。

可在抛光停止层1240上形成光刻胶层(未示出)，且接着，可将光刻胶层图案化以形成第一光刻胶图案1242。

参照图24及图25，可对第三晶片w3的衬底1210执行第一蚀刻工艺以形成第一开口1250。

可使用第一光刻胶图案1242对抛光停止层1240及衬底1210进行部分蚀刻以暴露出绝缘间层1230。也就是说，可执行第一蚀刻工艺直到暴露出绝缘间层1230为止。因此，第一开口1250可从第二表面1214延伸到衬底1210的第一表面1212。

参照图26及图27，可对绝缘间层1230进行部分蚀刻以形成暴露出第一键合焊盘1236的通孔孔洞1252。

在示例性实施例中，首先，可对绝缘间层1230执行第二蚀刻工艺以形成第二开口，第二开口穿透过除了设置有第一键合焊盘1236的最外绝缘层之外的多个缓冲层及绝缘层。接着，可从衬底1210移除第一光刻胶图案1242，且接着，可沿着第二开口的侧壁及底表面以及抛光停止层1240的上表面的轮廓形成衬层1254。衬层1254可由氧化硅及掺碳硅氧化物形成。

接着，可使用第二光刻胶图案1244作为蚀刻掩模来对衬层1254及第二绝缘间层1221的剩余绝缘层进行蚀刻以形成通孔孔洞1252。也就是说，可执行蚀刻工艺直到暴露出最外绝缘层中的第一键合焊盘1236为止。在执行蚀刻工艺之后，可从衬底1210移除第二光刻胶图案1244。作为另外一种选择，可在没有第二光刻胶图案1244的情形中执行蚀刻工艺。

参照图28及图29，可在通孔孔洞1252中形成tsv(即，插塞结构1262)以接触第一键合焊盘1236。

在示例性实施例中，首先，可在衬层1254上形成阻挡金属层。阻挡金属层可被形成为包含金属氮化物(例如，氮化钛、氮化钽等)和/或金属(例如，钛、钽等)。

接着，可在阻挡金属层上形成晶种层(未示出)，且接着，可在晶种层上形成导电层以填充通孔孔洞1252。可使用电阻低的金属材料形成导电层。举例来说，导电层可通过电镀工艺、化学镀敷工艺、电接枝工艺、物理气相沉积工艺等使用铜形成。

接着，可对导电层、阻挡金属层及衬层1254执行化学机械抛光工艺以形成tsv(即，插塞结构1262)。插塞结构1262可包括阻挡图案1256a及导电图案1260a。此处，可余留抛光停止层1240的一部分。插塞结构1262的阻挡图案1256a可接触第一键合焊盘1236的焊盘导电图案1236b。

因此，tsv可直接接触最外绝缘层中的第一键合焊盘1236。

参照图30及图31，可在衬底1210的第二表面1214上形成具有第二键合焊盘1282的绝缘层1280。第二键合焊盘1282可形成在插塞结构1262的上表面上。

可在衬底1210的第二表面1214上形成绝缘层1280，且接着，可对绝缘层1280进行部分蚀刻以形成暴露出插塞结构1262的上表面的第四沟槽，并且可在第四沟槽中形成第二键合焊盘1282。可在第四沟槽中形成焊盘阻挡图案1282a及焊盘导电图案1282b。焊盘导电图案1282b可形成在焊盘阻挡图案1282a上以填充第四沟槽。

参照图32及图33，可对堆叠的第一晶片w1、第二晶片w2及第三晶片w3进行切锯以形成堆叠的第一存储器管芯1200、第二存储器管芯1300及第三存储器管芯1400，且接着，可将堆叠的第一存储器管芯1200、第二存储器管芯1300及第三存储器管芯1400堆叠在第四晶片w4上。

在示例性实施例中，可将第四晶片w4布置在第二载体衬底c2上，且接着，可将堆叠的第一存储器管芯1200、第二存储器管芯1300及第三存储器管芯1400堆叠在第四晶片w4上。

第四晶片w4可包括衬底1110、绝缘间层1130、第一键合焊盘1136、第二键合焊盘1182及插塞结构1152。绝缘间层1130可设置在衬底1110的第一表面上。第一键合焊盘1136可设置在绝缘间层1130的最外绝缘层中。第二键合焊盘1182可形成在与衬底1110的第一表面相对的第二表面上。

堆叠的第一存储器管芯1200、第二存储器管芯1300及第三存储器管芯1400可堆叠在第四晶片w4上以使第一存储器管芯1200的第二表面面对第四晶片w4的衬底1110的第二表面。可使用粘合膜1192(例如非导电膜)将第一存储器管芯1200粘附在第一晶片w1上。在第四晶片w4与第一存储器管芯1200之间可夹置有导电凸块1190。第四晶片w4的第二键合焊盘1182可通过导电凸块1190电连接到第一存储器管芯1200的第二键合焊盘1282。

参照图34，可对第四晶片w4进行切锯以形成堆叠结构(缓冲管芯1100以及第一存储器管芯1200、第二存储器管芯1300及第三存储器管芯1400)，并且可将堆叠结构安装在封装衬底1500上。

堆叠结构可经由夹置在封装衬底1500与缓冲管芯1100之间的导电凸块1600堆叠在封装衬底1500上。导电凸块1600可夹置在封装衬底1500的衬底焊盘与缓冲管芯1100的第一键合焊盘1136之间以将其电连接到彼此。

接着，可在封装衬底1500的上表面上形成模制构件以覆盖缓冲管芯1100以及第一存储器管芯1200、第二存储器管芯1300及第三存储器管芯1400，且接着，可在封装衬底1500的下表面上的外部连接焊盘上设置外部连接构件以完成图17所示半导体封装。

半导体装置及半导体封装可适用于各种类型的半导体装置及系统。半导体装置可包括鳍型场效应晶体管(fin-typefieldeffecttransistor，finfet)、动态随机存取存储器(dynamicrandomaccessmemory，dram)、垂直与非(verticalnand，vnand)等。举例来说，半导体封装可适用于逻辑装置，例如中央处理器(centralprocessingunit，cpu)、主处理单元(mainprocessingunit，mpu)或应用处理器(applicationprocessor，ap)等。另外，半导体封装可适用于易失性存储器装置(例如dram装置、静态随机存取存储器(staticrandomaccessmemory，sram)装置、hdm装置)、非易失性存储器装置(例如闪存装置、相变随机存取存储器(phase-changerandomaccessmemory，pram)装置、磁性随机存取存储器(magneticrandomaccessmemory，mram)装置、电阻式随机存取存储器(resistiverandomaccessmemory，reram)装置或互补金属氧化物半导体(complementmetaloxidesemiconductor，cmos)图像传感器等。

以上是对示例性实施例的例示，而不应被视为对示例性实施例的限制。尽管已阐述了几个示例性实施例，但是所属领域中的技术人员将容易地理解，在不实质上背离本发明的新颖教示及优点的条件下，在示例性实施例中可进行许多修改。因此，所有这些修改均旨在包含在由权利要求书所界定的示例性实施例的范围内。