垂直半导体器件的制作方法

一些示例实施方式涉及垂直半导体器件和/或其制造方法。

背景技术：

由于器件被高度集成，所以垂直nand(vnand)闪存器件可以具有外围上单元(cop)结构，在该结构中垂直存储单元形成在基板上的外围电路上。在这种情况下，在形成垂直存储单元期间外围电路可能劣化。因此，vnand闪存器件可能经受操作故障或特性劣化。

技术实现要素：

一些示例实施方式提供具有优良的电特性的垂直半导体器件。

一些示例实施方式提供制造具有改善的电特性的垂直半导体器件的方法。

根据一示例实施方式，一种垂直半导体器件可以包括：多个垂直存储单元，在第一基板的上表面上；粘合层，在第一基板的与第一基板的上表面相反的下表面上；第二基板，在其上具有第一外围电路；下绝缘夹层(lowerinsulatinginterlayer)，在第二基板上；以及多个布线结构，电连接垂直存储单元和第一外围电路。粘合层的下表面和下绝缘夹层的上表面可以彼此接触。

根据一示例实施方式，一种垂直半导体器件可以包括：多个垂直存储单元，在第一基板的上表面上；第一绝缘夹层，覆盖在第一基板上的垂直存储单元；粘合层，在第一基板的与第一基板的上表面相反的下表面上；第二基板，在其上具有外围电路；下绝缘夹层，覆盖在第二基板上的外围电路，下绝缘夹层的上表面与粘合层的下表面接触；以及多个贯穿通路接触(throughviacontact)，穿过至少第一绝缘夹层和粘合层，每个贯穿通路接触与外围电路中的对应一个的下布线接触。

根据一示例实施方式，一种垂直半导体器件可以包括：多个垂直存储单元，在第一基板的上表面上；粘合层，在第一基板的与第一基板的上表面相反的下表面上；在第二基板上的外围电路；以及下绝缘夹层，覆盖在第二基板上的外围电路，下绝缘夹层的上表面与粘合层的下表面接触。第一基板可以与第二基板的上表面重叠，并且粘合层和下绝缘夹层可以在第一基板和第二基板之间。

根据一示例实施方式，一种制造垂直半导体器件的方法可以包括：在第一基板的上表面上形成多个垂直存储单元；在第一基板的与第一基板的上表面相反的下表面上形成粘合层；在第二基板上形成外围电路；在第二基板上形成下绝缘夹层；将粘合层的下表面和下绝缘夹层的上表面彼此接合；以及形成电连接垂直存储单元和外围电路的多个布线结构。

在一示例实施方式中，垂直半导体器件可以包括在各自的基板上的垂直存储单元和外围电路，使得垂直存储单元和外围电路中的每个可以具有改善的电特性。因此，垂直半导体器件可以具有改善的电特性。

附图说明

从以下结合附图进行的详细描述，示例实施方式将被更清楚地理解。图1至图40描绘如这里所述的非限制性的示例实施方式。

图1是示出根据一示例实施方式的垂直半导体器件的剖视图；

图2是示出根据一示例实施方式的垂直半导体器件的剖视图；

图3至图14是示出根据一示例实施方式的制造垂直半导体器件的方法的多个阶段的剖视图；

图15是示出根据一示例实施方式的垂直半导体器件的剖视图；

图16是示出根据一示例实施方式的制造图15的包括下导电层的垂直半导体器件的方法的一阶段的剖视图；

图17是示出根据一示例实施方式的垂直半导体器件的剖视图；

图18是示出根据一示例实施方式的垂直半导体器件的剖视图；

图19至图21是示出根据一示例实施方式的制造垂直半导体器件的方法的多个阶段的剖视图；

图22是示出根据一示例实施方式的垂直半导体器件的剖视图；

图23至图24是示出根据一示例实施方式的制造垂直半导体器件的方法的多个阶段的剖视图；

图25是示出根据一示例实施方式的垂直半导体器件的剖视图；

图26是示出根据一示例实施方式的制造垂直半导体器件的方法的一阶段的剖视图；

图27是示出根据一示例实施方式的垂直半导体器件的剖视图；

图28至图31是示出根据一示例实施方式的制造垂直半导体器件的方法的多个阶段的剖视图；

图32是示出根据一示例实施方式的垂直半导体器件的剖视图；

图33是示出根据一示例实施方式的垂直半导体器件的剖视图；

图34是示出根据一示例实施方式的垂直半导体器件的剖视图；

图35是示出根据一示例实施方式的垂直半导体器件的剖视图；

图36是示出根据一示例实施方式的垂直半导体器件的剖视图；

图37和图38是示出根据一示例实施方式的制造垂直半导体器件的方法的多个阶段的剖视图；

图39是示出根据一示例实施方式的垂直半导体器件的剖视图；以及

图40是示出根据一示例实施方式的垂直半导体器件的剖视图。

具体实施方式

从以下结合附图进行的详细描述，示例实施方式将被更清楚地理解。

在下文，基本上平行于基板的上表面且彼此相交(例如，垂直)的方向被分别定义为第一方向和第二方向，基本上垂直于基板的上表面的方向被定义为垂直方向。

图1是示出根据一示例实施方式的垂直半导体器件的剖视图。图2是示出根据一示例实施方式的垂直半导体器件的剖视图。

参照图1，垂直半导体器件可以包括在其上形成垂直存储单元的第一基板102和在其上形成外围电路的第二基板200。粘合层104可以形成在第一基板102的下表面上，并且下绝缘夹层220可以形成在第二基板200上。粘合层104可以将第一基板102的下表面和下绝缘夹层220的上表面彼此接合。此外，贯穿通路接触262a和262b可以形成为与垂直存储单元和外围电路电连接。贯穿通路接触262a和262b可以穿透第一基板102和形成在第一基板102上的第一绝缘夹层140。

第一基板102可以包括单晶半导体材料(例如硅、锗或硅锗)。

在一些示例实施方式中，第一基板102的厚度可以为约0.1μm至约1μm。第一基板102可以通过研磨裸基板的下表面获得。第一基板102可以具有比第二基板200的厚度小的厚度。

导电图案结构152可以形成在第一基板102上。导电图案结构152可以包括重复且交替地堆叠的第一绝缘图案110a和第一导电图案150。

第一导电图案150可以包括金属(例如钨、铜或铝)。第一导电图案150可以用作被包括在垂直存储单元中的栅电极。在一些示例实施方式中，第一导电图案150可以在第一方向上延伸。

导电图案结构152可以在第一方向上延伸。导电图案结构152的边缘部分可以具有阶梯形状。第一导电图案150的具有阶梯形状的部分可以用作用于与布线连接的栅极焊盘。尽管没有示出，但是接触插塞可以形成在第一导电图案150的用作栅极焊盘的部分上。

在一些示例实施方式中，导电图案结构152的边缘部分可以分别在第一方向和第二方向上具有阶梯形状。例如，在第一方向上的一个台阶层可以包括多个第一绝缘图案110a和多个第一导电图案150。此外，在第二方向上的一个台阶层可以包括第一绝缘图案110a之一和第一导电图案150之一。

在一些示例实施方式中，导电图案结构152的边缘部分可以仅在第一方向上具有阶梯形状。在这种情况下，一个台阶层可以包括第一绝缘图案110a之一和第一导电图案150之一。

多个沟道孔126(参照图5)可以穿透导电图案结构152，并且沟道孔126可以暴露第一基板102的上表面。沟道结构138可以形成在沟道孔126中，沟道结构138可以电连接到第一基板102的上表面。

在一些示例实施方式中，沟道孔126可以包括下沟道孔120(参照图5)和上沟道孔124(参照图5)。下沟道孔120和上沟道孔124的每个的侧壁可以倾斜，使得下沟道孔120和上沟道孔124的每个的宽度在向下的方向上变小。沟道孔126的侧壁可以在上沟道孔124和下沟道孔120之间的边界处转弯。沟道结构138的侧壁轮廓可以与沟道孔126的侧壁轮廓相同。

在一些示例实施方式中，尽管没有示出，但是沟道孔126的侧壁可以倾斜使得沟道孔126的宽度在向下的方向上变小而没有转弯部分。在这种情况下，沟道结构138的侧壁可以不具有转弯部分。

在一些示例实施方式中，沟道结构138可以包括电荷储存结构130、沟道132、填充绝缘图案134和盖焊盘图案136。尽管没有具体示出，但是电荷储存结构130可以包括隧道绝缘图案、电荷储存图案和阻挡电介质图案。

在一些示例实施方式中，沟道132可以电连接到第一基板102。沟道132可以包括多晶硅。隧道绝缘图案、电荷储存图案和阻挡电介质图案可以顺序地堆叠在沟道132上。

电荷储存结构130可以形成在沟道孔126的侧壁上。电荷储存结构130的阻挡电介质图案可以接触由沟道孔126暴露的第一导电图案150。

在一些示例实施方式中，沟道132可以具有圆筒形状，并且填充绝缘图案134可以填充沟道132的内部空间。

盖焊盘图案136可以形成在沟道132和填充绝缘图案134上。盖焊盘图案136可以包括多晶硅。盖焊盘图案136可以用作用于上布线282的焊盘。

在一些示例实施方式中，沟道结构138可以接触第一基板102的由沟道孔126暴露的上表面。在这种情况下，沟道132可以接触第一基板102的上表面。

在一些示例实施方式中，如图2所示，半导体图案128可以进一步形成在第一基板102的由沟道孔126暴露的上表面上。半导体图案128可以通过选择性外延工艺形成。半导体图案128可以包括单晶硅。在这种情况下，沟道结构138可以形成在半导体图案128上。此外，沟道132可以接触半导体图案128。

在以下描述的一些示例实施方式中，当第一基板102包括单晶半导体(例如单晶硅)时，半导体图案128可以进一步形成在每个沟道孔126的底部处。

第一绝缘夹层140可以形成在第一基板102上以覆盖导电图案结构152。第一绝缘夹层140可以包括例如硅氧化物。第一绝缘夹层140的上表面可以是平坦的。

如上所述，包括导电图案结构152和沟道结构138的垂直存储单元可以形成在第一基板102上。

尽管以上描述了垂直存储单元的示例，但是形成在第一基板102上的垂直存储单元的结构和形状可以不限于此。

第一基板102包括在其上形成垂直存储单元的第一区域r1、在其上形成栅极焊盘的第二区域r2、以及设置在第二区域r2的横向方向上的第三区域r3。

粘合层104可以形成在第一基板102的下表面上。粘合层104可以用作用于将第一基板102和第二基板200彼此接合的层。粘合层104可以包括绝缘材料。粘合层104可以包括硅化合物。在一些示例实施方式中，粘合层104可以包括含硅的化合物(例如硅氧化物(sio2)、sicn、sioc、sic或其组合)。在一些示例实施方式中，粘合层104可以包括ga、gan、铜以及其组合中的至少一种。

第二基板200可以包括单晶半导体材料，例如硅、锗、硅锗或iii-v族半导体化合物(例如gap、gaas或gasb)。在一些示例实施方式中，第二基板200可以是绝缘体上硅(soi)基板或绝缘体上锗(goi)基板。

构成外围电路的电路图案可以形成在第二基板200上，并且下绝缘夹层220可以形成为覆盖电路图案。

第一隔离图案202可以形成在第二基板200的上部处。因此，第二基板200可以被划分为有源区和场区。电路图案可以包括第一晶体管204和下布线210。每个第一晶体管204可以包括栅极结构和杂质区。下布线210可以包括下接触插塞206和下焊盘图案208。例如，下接触插塞206可以接触栅极结构和/或杂质区。此外，下焊盘图案208中的至少一个可以用作电连接到下接触插塞206的焊盘图案。

下焊盘图案208中的至少一个可以用作电连接到形成在第一基板102上的垂直存储单元的焊盘图案。例如，下焊盘图案208可以形成在第二基板200之上的下绝缘夹层220的上部处。

尽管没有示出，但是下接触插塞206和下焊盘图案208的每个可以形成为多个堆叠的层。

下绝缘夹层220可以包括硅氧化物。下绝缘夹层220的上表面可以是平坦的。

设置在第一基板102的下表面上的粘合层104可以形成在下绝缘夹层220上。因此，第一基板102和第二基板200可以彼此重叠，并同时在垂直方向上彼此隔开。第一基板102和第二基板200可以彼此接合，并且粘合层104和下绝缘夹层220可以插设在第一基板102和第二基板200之间。

下绝缘夹层220的上表面和粘合层104的下表面可以是接合界面222。在一些示例实施方式中，空隙可能在接合界面222处不规则地产生。

在一些示例实施方式中，下焊盘图案208中的至少一些可以提供在第二区域r2和第三区域r3上。例如，下焊盘图案208可以不提供在第一区域r1上。

在一些示例实施方式中，下焊盘图案208中的至少一些可以提供在第三区域r3上。例如，下焊盘图案208可以不提供在第一区域r1和第二区域r2上。

第一贯穿通路接触262a和第二贯穿通路接触262b可以穿过在第二区域r2和第三区域r3上的第一绝缘夹层140、第一基板102、粘合层104和部分的下绝缘夹层220形成，使得第一贯穿通路接触262a和第二贯穿通路接触262b可以接触下焊盘图案208中的对应下焊盘图案的上表面。

在一些示例实施方式中，第一贯穿通路接触262a可以穿过在第三区域r3上的第一绝缘夹层140、第一基板102、粘合层104、部分的下绝缘夹层220，使得第一贯穿通路接触262a可以接触下焊盘图案208中的对应下焊盘图案。第二贯穿通路接触262b可以穿过在第二区域r2上的第一绝缘夹层140、导电图案结构152的具有阶梯形状的部分、第一基板102、粘合层104和部分的下绝缘夹层220，使得第二贯穿通路接触262b可以接触下焊盘图案208中的对应下焊盘图案。

第一贯穿通路接触262a和第二贯穿通路接触262b可以包括金属(例如钨、铜或铝)。尽管没有示出，但是第一贯穿通路接触262a和第二贯穿通路接触262b可以包括阻挡金属图案和/或金属图案。

绝缘间隔物260可以围绕第一贯穿通路接触262a的外壁和第二贯穿通路接触262b的外壁。绝缘间隔物260可以包括硅氮化物或硅氧化物。

因此，第一贯穿通路接触262a和第二贯穿通路接触262b可以穿过至少第一基板102形成，使得第一贯穿通路接触262a和第二贯穿通路接触262b可以接触形成在第二基板200上的下焊盘图案208中的对应下焊盘图案。

第一贯穿通路接触262a和第一基板102可以通过绝缘间隔物260彼此绝缘，并且第一基板102和第一导电图案150的每个与第二贯穿通路接触262b可以通过绝缘间隔物260彼此绝缘。也就是，第一贯穿通路接触262a和第二贯穿通路接触262b可以不直接接触垂直存储单元。

第二绝缘夹层270可以形成在第一绝缘夹层140上。

第一上接触272a可以穿过第二绝缘夹层270和第一绝缘夹层140形成，使得第一上接触272a可以接触被包括在沟道结构138中的盖焊盘图案136。第二上接触272b可以穿过第二绝缘夹层270形成，使得第二上接触272b可以分别接触第一贯穿通路接触262a和第二贯穿通路接触262b。

第三绝缘夹层280可以形成在第二绝缘夹层270以及第一上接触272a和第二上接触272b上，并且连接到第一上接触272a和第二上接触272b的上布线282可以形成在第三绝缘夹层280中。

上布线282可以将垂直存储单元与第一和第二贯穿通路接触262a、262b彼此连接。因此，形成在第一基板102上的垂直存储单元和形成在第二基板200上的外围电路可以彼此电连接。换句话说，多个布线结构可以电连接(1)形成在第一基板102上的垂直存储单元和(2)形成在第二基板200上并包括第一晶体管204和下布线210的外围电路，所述多个布线结构中的每个包括：(1)多个贯穿通路接触262a和262b中的一个，穿过第一绝缘夹层140、第一基板102、粘合层104和部分的下绝缘夹层220，并与外围电路中的相应一个的下布线210接触；以及(2)上布线282，电连接到贯穿通路接触262a和262b中的所述一个。

在一些示例实施方式中，盖焊盘图案136和外围电路可以通过上布线282电连接。在一些示例实施方式中，包括在垂直存储单元中的第一导电图案150和外围电路可以通过上布线282电连接。

在一些示例实施方式中，上布线282中的一些可以将多个贯穿通路接触262a、262b彼此连接，使得形成在第二基板200上的外围电路可以彼此电连接。

如上所述，垂直存储单元可以形成在第一基板102上，并且构成外围电路的电路图案可以形成在第二基板200上。此外，垂直半导体器件可以具有其中第一基板102和第二基板200彼此接合而使粘合层104和下绝缘夹层220插设在它们之间的结构。

形成在第一基板102上的垂直存储单元和形成在第二基板200上的电路图案可以通过分开的工艺形成。因此，当形成垂直存储单元时，热和应力不会被施加到电路图案，因此不会发生电路图案的特性的劣化。因此，垂直半导体器件可以具有改善的电特性。

图3至图14是示出根据一示例实施方式的制造垂直半导体器件的方法的多个阶段的剖视图。

参照图3和图4，第一绝缘层110和第一牺牲层112可以交替且重复地堆叠在初始第一基板100的上表面上，以形成具有第一高度的初始第一模结构106。第一绝缘层110可以包括硅氧化物。第一牺牲层112可以包括相对于第一绝缘层110具有蚀刻选择性的材料。例如，第一牺牲层112可以包括氮化物诸如硅氮化物。

在初始第一模结构106中，用于形成沟道结构的部分可以被蚀刻以形成暴露初始第一基板100的上表面的下沟道孔120。之后，可以形成填充牺牲图案122以填充每个下沟道孔120。

在一些示例实施方式中，如图3所示，初始第一基板100可以是包括单晶半导体材料(例如硅、锗或硅锗)的裸基板。

在一些示例实施方式中，如图4所示，初始第一基板100可以是绝缘体上硅(soi)基板或绝缘体上锗(goi)基板。在这种情况下，绝缘层可以被包括在初始第一基板100中。例如，该绝缘层可以用作粘合层104。

参照图5，第一绝缘层110和第一牺牲层112交替且重复地堆叠在初始第一模结构106上，以形成具有第二高度的初始第二模结构。因此，可以形成包括初始第一模结构和初始第二模结构的初始模结构108。

初始第二模结构的部分可以被蚀刻以暴露填充牺牲图案122，使得上沟道孔124可以分别形成在填充牺牲图案122上。之后，可以去除填充牺牲图案122。因此，下沟道孔120和上沟道孔124可以彼此连通以形成沟道孔126。在这种情况下，沟道孔126的侧壁可以在下沟道孔120和上沟道孔124之间具有转弯部分。

然而，用于形成沟道孔的工艺可以不限于此。尽管没有示出，但是例如第一绝缘层110和第一牺牲层112可以交替且重复地堆叠以形成具有期望高度的初始模结构，并且初始模结构可以被蚀刻以形成暴露初始第一基板100的上表面的沟道孔。在这种情况下，沟道孔的侧壁可以不具有转弯部分。

参照图6，可以在沟道孔126中形成沟道结构138。沟道结构138可以包括电荷储存结构130、沟道132、填充绝缘图案134和盖焊盘图案136。

在一些示例实施方式中，可以在沟道孔126的侧壁上形成初始电荷储存结构。之后，可以在初始电荷储存结构和初始第一基板100上形成沟道层，并且可以在该沟道层上形成填充绝缘层以填充沟道孔126。填充绝缘层、沟道层和初始电荷储存结构可以被平坦化，直到暴露初始模结构108的上表面。填充绝缘层的上部、沟道层的上部和初始电荷储存结构的上部可以被去除以形成填充绝缘图案134、沟道132和电荷储存结构130。盖焊盘图案136可以形成为填充在填充绝缘图案134和沟道132之上的凹陷。盖焊盘图案136可以包括多晶硅。

在一些示例实施方式中，可以执行使用由沟道孔126暴露的初始第一基板100作为籽晶的选择性外延工艺，以在初始第一基板100上形成半导体图案128(见图2)。在这种情况下，沟道结构138可以形成在半导体图案128上。此外，如果以相同的方式执行下文描述的后续工艺，则可以制造图2所示的垂直半导体器件。

参照图7，可以蚀刻初始模结构108的一部分以形成在其边缘部分具有阶梯形状的模结构108a。模结构108a可以具有包括交替且重复地堆叠的第一绝缘图案110a和第一牺牲图案112a的结构。

在一些示例实施方式中，模结构108a可以分别在第一方向和第二方向上具有阶梯形状。例如，在第一方向上的一个台阶层可以包括多个第一绝缘图案110a和多个第一牺牲图案112a。此外，在第二方向上的一个台阶层可以包括第一绝缘图案110a之一和第一牺牲图案112a之一。

在一些示例实施方式中，模结构108a的边缘部分可以仅在第一方向上具有阶梯形状。在这种情况下，一个台阶层可以包括第一绝缘图案110a之一和第一牺牲图案112a之一。

参照图8，可以形成绝缘层以覆盖模结构108a。该绝缘层的上部可以被平坦化以形成第一绝缘夹层140。第一绝缘夹层140可以包括硅氧化物。

之后，可以执行栅极替换工艺，其中包括在模结构108a中的第一牺牲图案112a可以分别用第一导电图案150替换。第一导电图案150可以包括金属(例如钨、铜或铝)。

尽管没有具体示出，但是用于划分模结构108a的开口可以形成在模结构108a中。该开口可以在第一方向上延伸。例如，该开口可以用作块切割区域或字线切割区域。

被该开口的侧壁暴露的第一牺牲图案112a可以被去除以形成间隙。该去除工艺可以包括湿蚀刻工艺。可以形成第一导电层以填充该间隙。在形成第一导电层之前，可以在该间隙的表面上进一步形成阻挡金属层。之后，可以去除形成在该开口中的第一导电层以在每个间隙中形成第一导电图案150。

因此，导电图案结构152可以形成为具有交替且重复地堆叠的第一绝缘图案110a和第一导电图案150。

尽管没有示出，但是可以形成绝缘图案以填充该开口。此外，接触插塞(未示出)可以穿过第一绝缘夹层140形成。接触插塞可以接触第一导电图案150的具有阶梯形状的部分的上表面。

当执行所述工艺时，可以在初始第一基板100上形成包括导电图案结构152和沟道结构138的垂直存储单元。此外，第一导电图案150的具有阶梯形状的部分可以分别用作栅极焊盘。

初始第一基板100包括在其上形成垂直存储单元的第一区域r1、在其上形成栅极焊盘的第二区域r2以及设置在第二区域r2的横向方向上的第三区域r3。

参照图9，载体基板160可以被附接到形成在初始第一基板100上的第一绝缘夹层140的上表面。

之后，可以研磨初始第一基板100的下表面以形成具有第一厚度的第一基板102。第一厚度可以是例如约0.1μm至约1μm。如果第一厚度小于0.1μm，则第一基板102的操纵可能是不容易的。如果第一厚度大于1μm，则后续的布线工艺可能是不容易的。

粘合层104可以形成在第一基板102的下表面上。粘合层104可以在后续工艺中用作用于接合第一基板102和第二基板200的层。在一些示例实施方式中，可以对粘合层104的表面进一步执行等离子体处理。

替代地，如参照图4所述的，当初始第一基板100是绝缘体上硅(soi)基板或绝缘体上锗(goi)基板时，初始第一基板100可以被研磨以暴露绝缘层，因此可以形成第一基板102。该绝缘层可以用作粘合层104。因此，可以省略在第一基板102的下表面上形成粘合层104的工艺。

参照图10，提供第二基板200。

可以通过沟槽隔离工艺在第二基板200的上部形成第一隔离图案202。因此，其中形成第一隔离图案202的场区和其中没有形成第一隔离图案202的有源区可以形成在第二基板200上。

构成外围电路的电路图案可以形成在第二基板200上。下绝缘夹层220可以形成为覆盖该电路图案。

该电路图案可以包括第一晶体管204和下布线210。第一晶体管204可以包括栅极结构和杂质区。下布线210可以包括下接触插塞206和下焊盘图案208。下接触插塞206可以形成为接触栅极结构和/或杂质区。下焊盘图案208可以电连接到下接触插塞206。下焊盘图案208中的至少一个可以用作电连接到垂直存储单元的下焊盘图案208。

下绝缘夹层220可以包括硅氧化物。在形成下绝缘夹层220之后，下绝缘夹层220的表面可以被平坦化。因此，下绝缘夹层220的上表面可以是平坦的。

如上所述，在第一基板102上的垂直存储单元和在第二基板200上的电路图案可以通过分开的工艺形成。因此，在形成垂直存储单元期间，热和应力不会施加到电路图案。因此，不会发生电路图案的劣化。

参照图11，形成在第一基板102的下表面上的粘合层104和形成在第二基板200上的下绝缘夹层220可以被设置为彼此接触，并且粘合层104和下绝缘夹层220可以通过在加热的同时施加压力而彼此接合。因此，第一基板102和第二基板200可以彼此重叠，并同时在垂直方向上彼此间隔开。第一基板102和第二基板200可以彼此接合而使粘合层104和下绝缘夹层220插设在它们之间。

也就是，粘合层104的下表面和下绝缘夹层220的上表面可以是接合界面222。在一些示例实施方式中，在接合界面222处可能不规则地产生空隙。

在所述工艺中，构成外围电路的电路图案可以形成在第二基板200上，并且垂直存储单元可以形成在位于第二基板200上的第一基板102上。

在一些示例实施方式中，当接合第一基板102和第二基板200时，下焊盘图案208可以形成在第二区域r2和第三区域r3上。例如，下焊盘图案208可以不形成在第一区域r1上。

在一些示例实施方式中，下焊盘图案208可以形成在第三区域r3上。例如，下焊盘图案208可以不形成在第一区域r1和第二区域r2上。

在接合工艺之后，可以去除形成在第一绝缘夹层140上的载体基板160。

参照图12，通孔250a和250b可以穿过第一基板102和形成在第一基板102的第二区域r2和第三区域r3上的第一绝缘夹层140形成。通孔250a和250b可以暴露下焊盘图案208的上表面。

在一些示例实施方式中，第一通孔250a可以穿过在第三区域r3上的第一绝缘夹层140、第一基板102、粘合层104和部分下绝缘夹层220形成。第一通孔250a可以暴露下焊盘图案208的上表面。第二通孔250b可以穿过在第二区域r2上的第一绝缘夹层140、导电图案结构152的具有阶梯形状的部分、第一基板102、粘合层104和部分下绝缘夹层220形成。第二通孔250b可以暴露下焊盘图案208的上表面。

在一些示例实施方式中，可以仅形成第一通孔250a，并且可以不形成第二通孔250b。

参照图13，绝缘间隔物260可以形成在第一通孔250a的侧壁和第二通孔250b的侧壁上。

之后，可以形成导电层以填充第一通孔250a和第二通孔250b。该导电层可以被平坦化，直到暴露第一绝缘夹层140的上表面以分别形成第一贯穿通路接触262a和第二贯穿通路接触262b。第一贯穿通路接触262a和第二贯穿通路接触262b可以包括金属。在一些示例实施方式中，在形成该导电层之前，可以进一步形成阻挡层。

由于形成绝缘间隔物260，所以第一贯穿通路接触262a和第一基板102可以彼此绝缘。此外，第一基板102和第一导电图案150的每个与第二贯穿通路接触262b可以通过绝缘间隔物260而彼此绝缘。

参照图14，可以在第一绝缘夹层140上形成第二绝缘夹层270。第一上接触272a可以穿过第二绝缘夹层270和第一绝缘夹层140形成。第二上接触272b可以穿过第二绝缘夹层270形成。

第三绝缘夹层280可以形成在第二绝缘夹层270以及第一上接触272a和第二上接触272b上。上布线282可以形成在第三绝缘夹层280中并与第一上接触272a和第二上接触272b连接。

第一上接触272a可以穿过第二绝缘夹层270和第一绝缘夹层140接触包括在沟道结构138中的盖焊盘图案136。第二上接触272b可以穿过第二绝缘夹层270分别接触第一贯穿通路接触262a和第二贯穿通路接触262b。

上布线282可以将垂直存储单元与第一和第二贯穿通路接触262a和262b彼此电连接。因此，形成在第一基板102上的垂直存储单元和形成在第二基板200上的外围电路可以彼此电连接。

在一些示例实施方式中，上布线282中的一些可以将盖焊盘图案136电连接到外围电路。在一些示例实施方式中，上布线282中的一些可以将包括在导电图案结构152中的第一导电图案150电连接到外围电路。

在一些示例实施方式中，上布线282中的一些可以将多个贯穿通路接触262a和262b彼此连接，因此形成在第二基板200上的外围电路中的一些可以彼此电连接。

如上所述，在第一基板上的垂直存储单元和在第二基板上的电路图案通过分开的工艺形成。因此，在形成垂直存储单元期间，电路图案的特性不会劣化。在形成第一基板和第二基板之后，可以执行用于电连接形成在第一基板和第二基板上的元件的布线工艺。因此，在第一基板和第二基板的接合工艺中不需要考虑布线。因此，在第一基板和第二基板的接合工艺中可以容易地执行第一基板和第二基板的对准。

图15是示出根据一示例实施方式的垂直半导体器件的剖视图。

该垂直半导体器件可以与参照图1或图2所示的垂直半导体器件相同或基本上相似，除了该垂直存储器件还包括与第一基板的下表面接触的下导电层之外。

参照图15，下导电层103和粘合层104可以堆叠在第一基板102的下表面上。也就是，下导电层103可以插设在粘合层104和第一基板102之间。

下导电层103可以包括金属和/或金属硅化物。在一些示例实施方式中，下导电层103可以包括钨或钨硅化物。

在一些示例实施方式中，下导电层103可以用作垂直存储单元中的公共源极。

图16是示出根据一示例实施方式的制造图15的包括下导电层的垂直半导体器件的方法的一阶段的剖视图。

参照图16，首先，执行如参照图3至图8所示的相同工艺。

之后，载体基板160可以被附接到形成在初始第一基板100上的第一绝缘夹层140的上表面。可以研磨初始第一基板100的下表面以形成第一基板102。

下导电层103可以形成在第一基板102的下表面上。粘合层104可以形成在下导电层103上。在一些示例实施方式中，可以对粘合层104的表面进一步执行等离子体处理。

之后，可以执行如参照图10至图14所示的相同工艺以形成图15所示的垂直半导体器件。

图17是示出根据一示例实施方式的垂直半导体器件的剖视图。

该垂直半导体器件可以与参照图1所示的垂直半导体器件相同，除了第一基板用多晶硅层代替以及沟道结构的形状之外。

参照图17，可以提供多晶硅层170来代替参照图1所示的垂直半导体器件中的第一基板102。或者，多晶硅层170也可以被认为是第一基板的一种，即第一基板包括多晶硅。

沟道结构138可以接触多晶硅层170的上表面。沟道结构138可以包括电荷储存结构130、沟道132、填充绝缘图案134和盖焊盘图案136。

在一些示例实施方式中，电荷储存结构130和沟道132可以具有带有敞开底部的圆筒形状。因此，沟道132的下部可以接触多晶硅层170。填充绝缘图案134的下表面可以接触多晶硅层170。

图18是示出根据一示例实施方式的垂直半导体器件的剖视图。

图18所示的垂直半导体器件可以与参照图17所示的垂直半导体器件相同，除了下导电层103被进一步包括在多晶硅层170和粘合层104之间之外。

参照图18，下导电层103可以包括金属和/或金属硅化物。在一些示例实施方式中，下导电层103可以包括钨或钨硅化物。在一些示例实施方式中，下导电层103可以用作垂直存储单元中的公共源极。

尽管没有示出，但是在根据后面示出的示例实施方式的垂直半导体器件中，下导电层103可以插设在第一基板102和粘合层104之间或者在第一基板图案和粘合层104之间。下导电层103可以用作垂直存储单元中的公共源极。

尽管没有示出，但是在根据后面示出的示例实施方式的垂直半导体器件中，下导电层103可以插设在多晶硅层170和粘合层104之间或者在多晶硅图案和粘合层104之间。下导电层可以用作垂直存储单元中的公共源极。

图19至图21是示出根据一示例实施方式的制造垂直半导体器件的方法的多个阶段的剖视图。

参照图19，首先，执行如参照图3至图5所示的相同工艺。然而，最靠近初始第一基板100形成的绝缘层110可以具有比其它位置的绝缘层110的厚度大的厚度。

之后，可以在沟道孔126中形成初始沟道结构139。初始沟道结构139可以包括初始电荷储存结构131、沟道层133、填充绝缘层135和盖焊盘图案136。在初始沟道结构139中，沟道层133可以不接触初始第一基板100。

在一些示例实施方式中，初始电荷储存结构131和沟道层133共形地形成在沟道孔126的侧壁和下表面上，并且填充绝缘层135可以形成在沟道层133上以填充沟道孔。之后，可以蚀刻初始电荷储存结构131的上部、沟道层133的上部和填充绝缘层135的上部以形成凹陷。可以形成盖焊盘图案136以填充该凹陷。因此，初始沟道结构139可以形成为填充沟道孔126。

参照图20，首先，以相同的方式执行参照图7和图8示出的工艺。

之后，载体基板160可以被附接到形成在初始第一基板100上的第一绝缘夹层140的上表面。通过研磨初始第一基板100的下表面，可以去除初始第一基板100。当初始第一基板100被去除时，初始沟道结构139的下表面可以被暴露。

可以继续执行研磨工艺以去除初始沟道结构139的下部，使得初始电荷储存结构131和沟道层133具有带有敞开底部的圆筒形状。因此，初始沟道结构139可以被转变为包括电荷储存结构130、沟道132、填充绝缘图案134和盖焊盘图案136的沟道结构138。

当执行研磨工艺时，最下面的第一绝缘图案110a的下表面和沟道结构138的下表面可以被暴露。

参照图21，可以在最下面的第一绝缘图案110a的下表面和沟道结构138的下表面上形成多晶硅层170。可以在多晶硅层170的下表面上形成粘合层104。

多晶硅层170可以在研磨工艺之后通过沉积工艺形成。因此，多晶硅层170可以不与参照图1所示的第一基板102的第一厚度一样厚。例如，多晶硅层170可以形成为具有等于第一厚度或比第一厚度薄的厚度。

之后，可以执行参照图10至图14示出的工艺以形成图17所示的垂直半导体器件。

在一些示例实施方式中，下导电层(图18中的103)可以进一步形成在多晶硅层170的下表面上。粘合层104可以形成在该下导电层上。之后，可以执行参照图10至图14示出的工艺以形成图18所示的垂直半导体器件。

图22是示出根据一示例实施方式的垂直半导体器件的剖视图。

该垂直半导体器件可以与参照图1所示的垂直半导体器件相同，除了第一基板用多晶硅层代替之外。

参照图22，可以提供多晶硅层170来代替参照图1示出的垂直半导体器件中的第一基板102。沟道结构138可以接触多晶硅层170的上表面。

尽管没有示出，但是类似于图18，垂直半导体器件还可以包括在多晶硅层170和粘合层104之间的下导电层。在一些示例实施方式中，下导电层可以用作垂直存储单元的公共源极。

图23至图24是示出根据一示例实施方式的制造垂直半导体器件的方法的多个阶段的剖视图。

参照图23，可以在初始第一基板100的上表面上顺序地形成粘合层104和多晶硅层170。

粘合层104可以在随后的工艺中将基板彼此接合。多晶硅层170可以通过后续工艺用作上基板。

在一些示例实施方式中，尽管没有示出，但是可以在初始第一基板100的上表面上顺序地形成粘合层104、下导电层(图18中的103)和多晶硅层170。

可以以相同的方式在多晶硅层170上执行参照图3示出的工艺。因此，可以形成初始第一模结构106和填充牺牲图案122。

参照图24，可以以相同方式执行参照图5至图8示出的工艺。

之后，载体基板160可以被附接到形成在初始第一基板100上的第一绝缘夹层140的上表面。通过研磨初始第一基板100的下表面，可以去除初始第一基板100。当初始第一基板100被去除时，粘合层104的下表面可以被暴露。

随后，可以以相同的方式执行参照图10至图14所示的工艺，以制造参照图22所示的垂直半导体器件。

图25是示出根据一示例实施方式的垂直半导体器件的剖视图。

该垂直半导体器件可以与参照图1所示的垂直半导体器件相同，除了在第二基板的一部分上的第二存储单元之外。

参照图25，构成第二基板200上的外围电路的电路图案以及第二存储单元230可以被进一步形成在第二基板200上。电路图案可以包括第一晶体管204和下布线210。

下布线210中的至少一些可以电连接到外围电路。尽管没有具体示出，但是下布线210中的至少一些可以电连接到第二存储单元230。

在一些示例实施方式中，构成外围电路的第一晶体管204可以布置在第一基板102的第二区域r2和第三区域r3上。例如，第一晶体管204可以不布置在至少第一区域r1上。

在一些示例实施方式中，用于构造外围电路的第一晶体管204可以布置在第一基板102的第三区域r3上。例如，第一晶体管204可以不布置在第一区域r1和第二区域r2上。

第二存储单元230可以设置在第二基板200的其中没有形成外围电路的部分处。在一些示例实施方式中，第二存储单元230可以布置在第一区域r1上。在一些示例实施方式中，第二存储单元230可以布置在第一区域r1和第二区域r2上。

在一些示例实施方式中，第二存储单元230可以是与形成在第一基板102上的垂直存储单元相同的存储单元。例如，该垂直存储单元和第二存储单元230可以用作nand快闪存储单元。在一些示例实施方式中，第二存储单元230可以具有与垂直存储单元的电特性相同的电特性。在一些示例实施方式中，第二存储单元230可以具有与垂直存储单元的电特性不同的电特性。在这种情况下，具有不同电特性的存储单元可以被包括在一个垂直半导体器件中。

在一些示例实施方式中，第二存储单元230可以是与形成在第一基板102上的垂直存储单元不同的存储器。例如，垂直存储单元可以用作nand快闪存储单元，第二存储单元230可以用作nor存储单元、dram单元或sram单元。

此外，形成在第二基板200上的电路图案还可以包括用于第二存储单元230的操作的外围电路。

在一些示例实施方式中，用于形成在第一基板102上的垂直存储单元的操作的外围电路中的至少一个和用于第二存储单元230的操作的外围电路中的至少一个可以彼此共用。

尽管没有示出，但是根据一些示例实施方式的垂直半导体器件中的形成有外围电路的第二基板可以由参照图25示出的形成有构成外围电路的电路图案和第二存储单元的第二基板来代替。

图26是示出根据一示例实施方式的制造垂直半导体器件的方法的一阶段的剖视图。

首先，可以以相同的方式执行参照图3至图9所示的工艺，以在初始第一基板100上形成垂直存储单元。

参照图26，可以提供第二基板200。构成外围电路的第一晶体管204可以形成在第二基板200的一部分上，第二存储单元230可以形成在第二基板200的另一部分上。

下布线210中的一些可以形成为连接到第一晶体管204。尽管没有具体示出，但是下布线210中的一些可以形成为连接到第二存储单元230。之后，下绝缘夹层220可以形成为覆盖第一晶体管204和第二存储单元230。

第二存储单元230可以设置在其中没有形成第一晶体管204的区域中。在一些示例实施方式中，第二存储单元230可以布置在第一区域r1上。在一些示例实施方式中，第二存储单元230可以布置在第一区域r1和第二区域r2上。

第二存储单元230和外围电路可以通过以上工艺形成在第二基板200上。

接下来，可以执行参照图11至图14示出的工艺以制造参照图25所示的垂直半导体器件。

图27是示出根据一示例实施方式的垂直半导体器件的剖视图。

该垂直半导体器件可以与参照图1所示的垂直半导体器件相同，除了第一基板图案和贯穿通路接触的形状之外。

参照图27，可以提供第一基板图案102a。第一基板图案102a可以具有第一基板102(见图1)的一部分通过蚀刻被去除而其余部分保留的形状。可以在第一基板图案102a的一侧形成包括绝缘材料的第二隔离图案226。第一基板图案102a可以具有例如约0.1μm至约1μm的厚度。

第一基板图案102a可以与下面的第二基板200的一部分重叠。

第一基板图案102a可以设置在导电图案结构152下面。此外，第二隔离图案226可以设置于在横向方向上与导电图案结构152间隔开的部分下面。在一些示例实施方式中，第二隔离图案226可以包括硅氧化物或硅氮化物。

第一基板图案102a和第二隔离图案226可以布置在横向方向上，第一基板图案102a的下表面和第二隔离图案226的下表面可以是平坦的。

粘合层104可以形成在第一基板图案102a的下表面和第二隔离图案226的下表面上。

在一些示例实施方式中，第二隔离图案226和粘合层104可以由相同的材料形成，并因此合并为一个结构。

第一贯穿通路接触262a和第二贯穿通路接触262b可以穿透覆盖导电图案结构152的第一绝缘夹层140，使得第一贯穿通路接触262a和第二贯穿通路接触262b可以接触下焊盘图案208的上表面。

在一些示例实施方式中，第一贯穿通路接触262a可以在横向方向上与导电图案结构152间隔开。也就是，第一贯穿通路接触262a可以穿透第一绝缘夹层140、第二隔离图案226、粘合层104和部分下绝缘夹层220，使得第一贯穿通路接触262a可以接触下焊盘图案208。因此，第一贯穿通路接触262a可以不穿过第一基板图案102a。也就是，第一贯穿通路接触262a可以仅穿透绝缘材料。

在一些示例实施方式中，绝缘间隔物可以不形成在第一贯穿通路接触262a的侧壁上。

在一些示例实施方式中，第二贯穿通路接触262b可以穿透导电图案结构152的具有阶梯形状的部分。第二贯穿通路接触262b可以穿透第一绝缘夹层140、导电图案结构152的具有阶梯形状的部分、第一基板图案102a、粘合层104和部分下绝缘夹层220，使得第二贯穿通路接触262b可以接触下焊盘图案208。

在一些示例实施方式中，绝缘图案268a可以形成为围绕第二贯穿通路接触262b的侧壁。在一些示例实施方式中，绝缘图案268a可以具有间隔物形状。例如，绝缘图案268a可以形成在第二贯穿通路接触262b的侧壁上，并可以接触第一绝缘夹层140、导电图案结构152和第一基板图案102a。因此，第一基板图案102a和第一导电图案150的每个与第二贯穿通路接触262b可以通过绝缘图案268a彼此绝缘。

在一些示例实施方式中，可以不形成第二贯穿通路接触262b。在这种情况下，可以仅形成第一贯穿通路接触262a而没有绝缘间隔物。

在一些示例实施方式中，尽管没有示出，但是绝缘间隔物可以形成在第一贯穿通路接触262a和第二贯穿通路接触262b的每个的侧壁上。在这种情况下，第一贯穿通路接触262a和第二贯穿通路接触262b可以分别具有与图1所示的形状相同或基本上相似的形状。

图28至图31是示出根据一示例实施方式的制造垂直半导体器件的方法的多个阶段的剖视图。

参照图28，初始第一基板100的上部可以被部分蚀刻以形成沟槽。可以形成绝缘层以填充该沟槽，并且该绝缘层可以被平坦化以形成第二隔离图案226。

第二隔离图案226可以形成在其中在随后的工艺中没有设置导电图案结构的部分处。也就是，第二隔离图案226可以形成为在横向方向上与导电图案结构间隔开。第二隔离图案226可以包括硅氧化物。

在一些示例实施方式中，第二隔离图案226的厚度可以大于第一基板图案的目标厚度。

之后，以相同的方式执行参照图3至图8所示的工艺。因此，可以在初始第一基板100和第二隔离图案226上形成沟道结构138、模结构108a和第一绝缘夹层140。

参照图29，可以蚀刻第一绝缘夹层140、模结构108a的具有阶梯形状的部分以及初始第一基板100的上部以形成孔。该孔可以形成在其中在随后的工艺中形成第二贯穿通路接触的部分处。由于第二贯穿通路接触在随后的工艺中形成在该孔中，所以该孔可以形成为具有比第二贯穿通路接触的期望尺寸大的尺寸。

可以形成绝缘层以填充该孔。该绝缘层可以被平坦化，直到第一绝缘夹层140的上表面可以被暴露。因此，第二填充绝缘图案268可以形成在该孔中。第二填充绝缘图案268可以包括相对于第一牺牲图案112a具有蚀刻选择性的绝缘材料。在一些示例实施方式中，第二填充绝缘图案268可以包括硅氧化物。

在一些示例实施方式中，第二填充绝缘图案268的形成在初始第一基板100的上表面下面的部分的厚度可以大于将实现的第一基板图案102a的目标厚度。

在一些示例实施方式中，第二贯穿通路接触可以不在随后的工艺中形成。在这种情况下，可以不执行用于形成该孔和第二填充绝缘图案的工艺。

参照图30，载体基板160可以被附接到形成在初始第一基板100上的第一绝缘夹层140的上表面。

之后，可以研磨初始第一基板100的下表面以暴露第二隔离图案226的下表面和第二填充绝缘图案268的下表面。因此，初始第一基板100可以被转变为第一基板图案102a。

当执行所述研磨时，可以暴露第一基板图案102a的下表面、第二隔离图案226的下表面和第二填充绝缘图案268的下表面。

之后，可以在第一基板图案102a的下表面、第二隔离图案226的下表面和第二填充绝缘图案268的下表面上形成粘合层104(参照图31)。

参照图31，首先，可以执行参照图10和图11所示的工艺。因此，构成外围电路的电路图案可以形成在第二基板200上，并且下绝缘夹层220可以形成为覆盖电路图案。在第一基板图案102a的下表面、第二隔离图案226的下表面和第二填充绝缘图案268的下表面上的粘合层104与在第二基板200上的下绝缘夹层220可以彼此接合。

之后，通孔可以穿过第一绝缘夹层140和第二填充绝缘图案268形成，使得每个通孔的下表面可以暴露下焊盘图案208的上表面。

在一些示例实施方式中，第一通孔可以穿过第一绝缘夹层140、第二隔离图案226、粘合层104和部分下绝缘夹层220形成，以暴露下焊盘图案208的上表面。

此外，第二通孔可以穿过第二填充绝缘图案268、粘合层104和部分下绝缘夹层220形成，以暴露下焊盘图案208的上表面。在用于形成第二通孔的蚀刻工艺中，金属可以不被蚀刻，但是绝缘材料可以被蚀刻。因此，第二通孔可以通过蚀刻工艺容易地形成。

可以形成导电层以填充第一通孔和第二通孔，并且该导电层可以被平坦化以形成第一贯穿通路接触262a和第二贯穿通路接触262b。第一贯穿通路接触262a和第二贯穿通路接触262b可以包括金属。在一些示例实施方式中，在形成该导电层之前可以进一步形成阻挡层。

第二贯穿通路接触262b可以穿过第二填充绝缘图案268形成。第二填充绝缘图案268的一部分可以保留以围绕第二贯穿通路接触262b的侧壁，从而第二填充绝缘图案268可以转变成绝缘图案268a。也就是，绝缘图案268a可以具有围绕第二贯穿通路接触262b的侧壁的绝缘间隔物的形状。

在一些示例实施方式中，可以不形成第二填充绝缘图案268。在这种情况下，可以不形成第二贯穿通路接触262b。

随后，可以执行参照图14所示的工艺以制造图27所示的垂直半导体器件。

图32是示出根据一示例实施方式的垂直半导体器件的剖视图。

该垂直半导体器件可以与参照图17所示的垂直半导体器件相同，除了多晶硅图案和贯穿通路接触的形状之外。

参照图32，可以提供多晶硅图案170a和在横向方向上与多晶硅图案170a相邻的第二隔离图案226来代替参照图17所示的垂直半导体器件中的多晶硅层170。多晶硅图案170a可以形成在导电图案结构152下面。此外，第一贯穿通路接触262a和第二贯穿通路接触262b可以分别与参照图27所示的第一贯穿通路接触262a和第二贯穿通路接触262b相同。因此，可以形成围绕第二贯穿通路接触262b的侧壁的绝缘图案268a。

在一些实施方式中，第一贯穿通路接触262a和第二贯穿通路接触262b可以分别与参照图17示出的第一贯穿通路接触262a和第二贯穿通路接触262b相同。也就是，绝缘间隔物可以形成在第一贯穿通路接触262a的侧壁和第二贯穿通路接触262b的侧壁上。

图33是示出根据一示例实施方式的垂直半导体器件的剖视图。

该垂直半导体器件可以与参照图22所示的垂直半导体器件相同，除了多晶硅图案和贯穿通路接触的形状之外。

参照图33，可以提供多晶硅图案170a和在横向方向上与多晶硅图案170a相邻的第二隔离图案226来代替参照图22所示的垂直半导体器件中的多晶硅层170。多晶硅图案170a可以形成在导电图案结构152下面。此外，第一贯穿通路接触262a和第二贯穿通路接触262b可以分别与参照图27所示的第一贯穿通路接触262a和第二贯穿通路接触262b相同。

在一些示例实施方式中，第一贯穿通路接触262a和第二贯穿通路接触262b可以与参照图17描述的第一贯穿通路接触262a和第二贯穿通路接触262b相同。也就是，绝缘间隔物可以形成在第一贯穿通路接触262a的侧壁和第二贯穿通路接触262b的侧壁上。

图34是示出根据一示例实施方式的垂直半导体器件的剖视图。

该垂直半导体器件可以与参照图1描述的垂直半导体器件相同，除了绝缘图案之外。

参照图34，在垂直半导体器件中，绝缘图案268b可以穿透导电图案结构152的具有阶梯形状的部分。在一示例实施方式中，绝缘图案268b可以形成在第一基板102上。也就是，绝缘图案268b可以不穿过第一基板102。

绝缘间隔物260可以围绕第一贯穿通路接触262a和第二贯穿通路接触262b中的每个。第二贯穿通路接触262b可以穿透绝缘图案268b，并可以穿透第一基板102、粘合层104和部分下绝缘夹层220。因此，第二贯穿通路接触262b可以接触下焊盘图案208。

因此，形成在第一基板102上的第二贯穿通路接触262b可以被绝缘间隔物260和绝缘图案268b围绕。

图34所示的垂直半导体器件可以通过与参照图3至图14所示的工艺相同或基本上相似的工艺形成。然而，第一绝缘夹层140可以通过参照图8所示的工艺形成，然后填充绝缘图案268可以穿过第一绝缘夹层140和模结构108a的具有阶梯形状的部分(参照图7)进一步形成。填充绝缘图案268可以延伸到初始第一基板100的上表面。

之后，第二贯穿通路接触262b和绝缘间隔物260可以穿过填充绝缘图案268形成。因此，可以形成围绕第二贯穿通路接触262b的侧壁的绝缘图案268b。由于在用于形成第二贯穿通路接触262b的蚀刻工艺中仅蚀刻绝缘材料，所以可以容易地执行蚀刻工艺。

图35是示出根据一示例实施方式的垂直半导体器件的剖视图。

该垂直半导体器件可以与参照图27所示的垂直半导体器件相同，除了第一基板图案和绝缘图案之外。

参照图35，在垂直半导体器件中，第一基板图案102a可以具有被蚀刻部分，在该被蚀刻部分处可以随后形成第一贯穿通路接触262a和第二贯穿通路接触262b。也就是，第一基板图案102a的用于形成第一贯穿通路接触262a和第二贯穿通路接触262b的该被蚀刻部分可以包括开口。该开口的宽度可以大于第一贯穿通路接触262a和第二贯穿通路接触262b的宽度。第二隔离图案226a可以分别形成在该开口中。

在垂直半导体器件中，绝缘图案268b可以穿过导电图案结构152的具有阶梯形状的部分形成。在一些示例实施方式中，绝缘图案268b可以形成在第二隔离图案226a中的一些上。

绝缘间隔物可以不形成在第一贯穿通路接触262a的侧壁和第二贯穿通路接触262b的侧壁上。第一贯穿通路接触262a和第二贯穿通路接触262b可以穿过第二隔离图案226a形成，并可以接触下焊盘图案208。因此，第一贯穿通路接触262a和第二贯穿通路接触262b可以不接触第一基板图案102a。

此外，第二贯穿通路接触262b可以穿透绝缘图案268b。因此，绝缘图案268b可以围绕第二贯穿通路接触262b的侧壁。

图35所示的垂直半导体器件可以通过与参照图28至图32所示的工艺相同或基本上相似的工艺形成。

然而，在参照图28所示的在初始第一基板100上形成第二隔离图案226a时，第二隔离图案226a可以形成在用于形成第一贯穿通路接触262a和第二贯穿通路接触262b的部分处。此外，在形成参照图29所示的第二填充绝缘图案时，第二填充绝缘图案可以形成为不穿透初始第一基板100。也就是，第二填充绝缘图案可以形成在第二隔离图案226a上。因此，围绕第二贯穿通路接触262b的侧壁的绝缘图案268b可以通过随后的工艺形成在第二隔离图案226a上。

图36是示出根据一示例实施方式的垂直半导体器件的剖视图。

该垂直半导体器件可以与参照图1所示的垂直半导体器件相同，除了外围电路可以进一步形成在第一基板的第三区域上之外。

参照图36，构成外围电路的一部分的第一电路图案184可以形成在第一基板102的第三区域r3上。在一些示例实施方式中，第一电路图案184可以包括晶体管。此外，可以在第一基板102的第三区域r3中形成第一隔离图案180。可以进一步形成下绝缘图案186以覆盖第一电路图案184。

构成外围电路的另一部分的电路图案可以形成在第二基板200上，如参照图1所示。

此外，贯穿通路接触262c中的一些可以电连接到第一电路图案184。

外围电路可以分别形成在第二基板200的上表面和第一基板102的第三区域r3上。

在一些示例实施方式中，尽管没有示出，但是可以在第二基板200上形成构成外围电路的电路图案以及第二存储单元230(参照图25)，如参照图25所示。

图37和图38是示出根据一些示例实施方式的制造垂直半导体器件的方法的多个阶段的剖视图。

参照图37，第一隔离图案180可以形成在初始第一基板100的第三区域r3中。构成外围电路的一部分的第一电路图案(或第二外围电路)184可以形成在初始第一基板100的第三区域r3上。第一电路图案184可以包括晶体管。下绝缘图案186可以形成为覆盖第一电路图案184。

也就是，构成外围电路的一部分的第一电路图案184可以形成在初始第一基板100的其上将不形成导电图案结构152的部分上。

之后，可以执行参照图3至图8所示的工艺以制造图38所示的结构。

随后，可以执行参照图9至图14所示的工艺以制造图36所示的半导体器件。在这种情况下，贯穿通路接触262c中的一些可以电连接到第一电路图案184。

图39是示出根据一示例实施方式的垂直半导体器件的剖视图。

图39的垂直半导体器件可以包括参照图1示出的垂直半导体器件以及附接在该垂直半导体器件上并具有垂直存储单元的第三基板。

参照图39，第三绝缘夹层280可以形成在第一基板102上的垂直存储单元上，如参照图1所示的垂直半导体器件一样。第三基板300的下表面可以附接在第三绝缘夹层280上。垂直存储单元可以形成在第三基板300的与第三基板300的下表面相反的上表面上。

在一些示例实施方式中，上绝缘夹层290可以形成为覆盖在第一基板102上的第三层间绝缘层280和上布线282。上粘合层292可以形成在上绝缘夹层290上。其上形成有垂直存储单元的第三基板300可以安装在上粘合层292上。因此，第三基板300的下表面可以附接在上粘合层292上。

在一些示例实施方式中，形成在第三基板300的上表面上的结构可以与参照图1所示的形成在第一基板102上的结构相同或基本上相似。例如，垂直存储单元、第一贯穿通路接触262c和第二贯穿通路接触262d、第一上接触272a和第二上接触272b以及上布线282a可以形成在第三基板300上。

形成在第三基板300上的第一贯穿通路接触262c和第二贯穿通路接触262d中的一些可以分别电连接到形成在第一基板102上的第一贯穿通路接触262a和第二贯穿通路接触262b中的一些。在一些示例实施方式中，形成在第三基板300上的第一贯穿通路接触262c和第二贯穿通路接触262d可以电连接到形成在第一基板102上的上布线282。

在一些示例实施方式中，可以进一步堆叠其上形成有垂直存储单元的多个基板。

如上所述，垂直半导体器件可以具有其中可堆叠多个基板的结构，每个基板在其上具有垂直存储单元。因此，可以提供高度集成的存储器件。

在一些示例实施方式中，垂直半导体器件可以具有在其上形成有附加的垂直存储单元的第三基板被进一步附接到根据上述一些示例实施方式的垂直半导体器件的结构。

图40是示出根据一示例实施方式的垂直半导体器件的剖视图。

该垂直半导体器件可以具有在其上形成有垂直存储单元的第三基板被进一步附接到参照图1描述的垂直半导体器件的结构。

参照图40，第三绝缘夹层280可以形成在第一基板102上的垂直存储单元上，如参照图1所示的垂直半导体器件一样。

附加的垂直存储单元可以形成在第三基板300的第一表面上，并且可以形成上绝缘夹层280a以覆盖该附加的垂直存储单元。形成在第一基板102上的第三绝缘夹层280和形成在第三基板300上的上绝缘夹层280a可以彼此附接。

在一些示例实施方式中，形成在第三基板300上的结构可以与参照图1所示的形成在第一基板102上的结构相同或基本上相似。例如，该附加的垂直存储单元、第一贯穿通路接触262c和第二贯穿通路接触262d、第一上接触272a和第二上接触272b、上布线282a以及上绝缘夹层280a可以形成在第三基板300上。

在形成于第一基板102上的垂直存储单元上的第三绝缘夹层280和在形成于第三基板300上的该附加的垂直存储单元上的上绝缘夹层280a可以彼此附接，使得形成在第三基板300上的该附加的垂直存储单元可以具有形成在第一基板102上的垂直存储单元的倒置形状。

在一些示例实施方式中，形成在第一基板102的第三绝缘夹层280中的上布线282和形成在第三基板280的上绝缘夹层280a中的上布线282a可以彼此附接。因此，形成在第一基板102上的垂直存储单元和形成在第三基板300上的该附加的垂直存储单元可以相对于在它们之间的附接部分具有对称的形状。此外，第三基板300可以设置在该附加的垂直存储单元上。

第一贯穿通路接触262c和第二贯穿通路接触262d可以在第三基板300的与其第一表面相反的第二表面处暴露。也就是，第一贯穿通路接触262c和第二贯穿通路接触262d可以在第三基板300的朝向图40所示的整个垂直半导体器件的最上部的表面处暴露。

上绝缘层302和上焊盘304可以形成在第三基板300上。在一些示例实施方式中，上焊盘304可以电连接到第一贯穿通路接触262c和第二贯穿通路接触262d中的至少一部分。

在一些示例实施方式中，可以以相同的方式进一步堆叠其上形成有垂直存储单元的多个基板。

如上所述，垂直半导体器件可以具有在其上形成有垂直存储单元的多个基板被堆叠的结构。因此，可以提供高度集成的存储器件。

在一些示例实施方式中，上述垂直半导体器件可以具有包括第三基板的结构，在该第三基板上形成有附加的垂直存储单元。

以上内容是对一些示例实施方式的说明，并且将不被解释为对其进行限制。尽管已经描述了若干示例实施方式，但是本领域技术人员将容易认识到，在本质上不脱离本发明构思的新颖教导和优点的情况下，在所描述的示例实施方式中可以进行许多修改。因此，所有这样的修改旨在被包括在如权利要求书所限定的本发明构思的范围内。在权利要求书中，装置加功能的条款旨在覆盖这里描述的执行所述功能的结构、以及结构上的等同物和等同结构。因此，将理解，以上内容是对各种示例实施方式的说明，并且将不被解释为限于所公开的特定示例实施方式，并且对所公开的示例实施方式的修改以及其它示例实施方式旨在被包括在所附权利要求书的范围内。

本申请要求于2019年3月20日在韩国知识产权局(kipo)提交的韩国专利申请第10-2019-0031814号的优先权，其内容通过引用整体地结合于此。