专利名称：带差分电路的半导体集成电路的制作方法
技术领域：
本发明涉及带差分电路的半导体集成电路。
通常，差分电路能用成对的有相同性能的元件构成，它能对差分电路的差分输入提供温度补偿。因而，这种半导体集成电路能在大的温度范围内工作，故经常用在放大电路等电路中。例如，图1A是包括在常规半导体集成电路中的差分放大电路图。图1B是显示其工作的波形图。参见图1A和1B，由各对元件N型晶体管N1至N2，P型晶体管P1至P2；N型晶体管N4至N5，P型晶体管P4至P5，电容器C1至C2和N型晶体管N3构成的差分放大电路。
P型晶体管P1至P2和P型晶体管P4至P5是具有与电源VDD连接的N阱2的PN面结型分主元件。而且，电容器C1和C2是具有通过绝缘层在公用N阱2上形成PN结面的绝缘层分立元件。
电容器C1和C2的各端输入差分信号IN及其反相信号IN，电容器C1和C2的另一端C12和C22连到N型晶体管N1和N2，使差分信号输入到各N型晶体管N1和N2的栅。
N型晶体管N1和N2根据输入栅极的差分信号相互不同的相位运作，放大差分信号。然后，差分放大电路通过N型晶体管N2的漏极从其输出端OUT输出。
P型晶体管P1和P2作为N型晶体管N1和N2构成的元件对的负载元件。
N型晶体管N3在栅极输入参考电压VR。N型晶体管N3的漏极连到用N型晶体管N1和N2构成的元件对的公共结，供给恒定电流。
N型晶体管N4和N5和P型晶体管P4和P5在栅极输入控制信号及其反相信号，当控制信号是高电平时，其导通。偏置电压VB供给电容器C1和C2的另一端C12和C22。因此，用N型晶体管N4和N5和P型晶体管P4和P5构成偏置电路。
然而，参见图1B，说明常规差分放大电路。根据控制信号的高电平周期和低电平周期，差分放大电路输入两个按时间划分的输入信号，分别为差分输入信号IN或IN，并在控制信号从低电平转到高电平之前，输出两个输入信号比较结果的OUT。
首先，控制信号是高电平时，晶体管N4和N5和P4和P5导通，偏置电压VB供给电容器C1和C2的另一端C12和C22。电容器C1和C2中，累积电荷与差分输入信号IN或IN成比例。
随后，控制信号变成低电平时，晶体管N4，N5，P4和P5关闭。因此，电容器C1和C2中累积的电荷变成保持状态。然后，按时间划分的其它输入信号作为差分输入信号IN或IN输入。本例中，图1B中差分输入信号IN的波形，表示降低的待比较的输入信号的电位。由于保持了电容器C1中累积的电荷，电容器C1的另一端的电位由偏置电压VB降低，如实线所示的有关差分输入信号IN。
另一方面，由于差分输入信号IN的电位不变，电位储存在电容器C2中，电容器C2另一端的电位保持在偏置电压VB，如实线所示。
而且，差分放大电路输出低电平为输出OUT，在控制信号从低电平转变到高电平之前作为分别对应控制信号的高电平周期和低电平周期的两个按时间划分的输入信号的比较结果。
这种情况下，差分放大电路的电容器C1和C2构成在与构成P型晶体管P1至P5的N阱2相同的N阱2上。由于电源VDD使N阱2偏置，其它元件之间的寄生容量减小。另一方面，由于加到电容器C1和C2的电极上的噪声变成相同的相位，用差分电路能排除噪声，减小差分电路的不正常动作。
但是，在带差分电路的常规半导体集成电路中，随着封装尺寸的增加，如装入CMOS逻辑电路等而在开关时产生的高电平尖峰噪声叠加到电源线上。如图1B所示，叠加到电源线上的高电平峰值噪声叠加到与电源线连接的N阱电位上，并通过N阱与电容器C1和C2之间的寄生电容叠加到电容器C1和C2的另一电极C12和C22的信号电位上。这种情况下，会使N阱中的阻抗电阻值，噪声的相位并将叠加到电容器C1和C2的另一电极C12和C22的信号电位上。而且，由于差分电路的共模抑制比CMRR受到限制，因而难以完全除去噪声，引起差分电路的不正常动作。
本发明的目的是，提供带差分电路的半导体集成电路，能改善差分电路关于叠加到电源线上的高电平峰值噪声的共模抑制比(CMRR)。
按本发明一个方案的带差分电路的半导体集成电路，包括有与半导体衬底的PN结面或与电源连接的阱的结型分立元件；和多个由无PN结面的绝缘层分开的绝缘层分立元件。通常，绝缘层分立元件有与阱分开构成的独立阱。反之，每个绝缘层分立元件可以有与阱分开构成的独立阱。这种情况下，用低阻值布线互连各独立阱。
按本发明的半导体集成电路中，由于形成差分电路元件对的绝缘层分立元件有通过下面的绝缘层与电源连接的阱无关地形成的独立阱，或者，由于绝缘层分立元件各有独立阱，并用低阻值布线互连这些独立的阱，即使由于CMOS开关或因安装了CMOS逻辑电路而使封装尺寸增大所产生的高电平峰值噪声叠加到电源上，高电平峰值噪声不直接输到独立阱中。因此，噪声不直接干扰，独立阱的偏置电位的波动变小而节制。
因而，独立阱中的电位差和独立阱中的阻抗电阻值明显变小，要叠加到电容器构成的元件对的信号电位上的波动变小而有节能，而只有等相位分量。因而，能改善差分电路的共模抑制比CMRR。
另一方面，由于噪声引起的不稳的周期缩短，因而，使差分电路的输出比常规差分电路输出快。
而且，能改善带差分电路的半导体集成电路的噪声电阻，使安装有CMOS逻辑电路等的包封尺寸更大。
通过以下结合附图对选实施例的详细说明，将会更充分理解本发明，但发明不限于所述实施例，实施例只是为了说明并理解发明。
图1A是常规半导体集成电路的电路图；图1B是显示电路工作的波形图；图2A是按本发明的第1实施例的电路图；图2B是显示电路工作的波形图；图3A是展示图2A所示电容器C1和C2的详细结构的平面图；图3B是电容器C1和C2的剖视图；图4A是按本发明的半导体集成电路的第2实施例中电容器C1和C2的详细结构的平面图4B是电容器C1和C2的剖视图；图5A是按本发明的半导体集成电路的第3实施例中电容器C1和C2的详细结构的平面图；图5B是电容器C1和C2的剖视图。
下面，结合
本发明。以下说明中，描述了大量具体细节，以供完全理解本发明。然而，本领域的普通技术人员不用这些具体细节也能实现本发明。其它例中，为了使发明简明，不详细展示公知结构。
图2A是按本发明的半导体集成电路第1实施例的电路图，并表示出实施例的差分电路部分。图2B是半导体集成电路的第1实施例中差分电路的第1实施例中各个位置的信号波形的波形图。参见图2A和2B，共表示由各对元件N型晶体管N1和N2，P型晶体管P1和P2，N型晶体管N4和N5，P型晶体管P4和P5，电容器C1和C2，N型晶体管N3构成差分电路的所示实施例，与图1A和1B的半导体集成电路的常规差分电路相似。
差分电路的所示实施例与图1A所示常规电路的差别是有与N阱1无关的并连接到电源VDD的独立N阱12，其中，电容器C1和C2用作通过下面的绝缘层共同形成有独立N阱12的差分电路的元件对的绝缘层分立元件。
因而，包括电容器C1和C2和N阱1之间的寄生电容的电路的工作不同。应注意，为了从所披露的实例容易清楚地理解发明，在以下的说明中不考虑差分电路所示实施例与图1所示常规电路在结构和工作重叠的部分。
图3A和3B分别展示用2A中所示电路中的电容器C1至C2构成的元件对的详细结构的平面图和剖视图。独立N阱12形成的P型半导体衬底11上。电容器C1和C2构成的元件对通过绝缘层13形成在独立N阱12上。向内延伸N+扩散层17减小独立N阱12中的阻抗，不加功率，将保持浮动状态。
以电容器C2为例说明剖视结构。电容器C2由上电极21和下电极22和位于上电极21与下电极22之间的绝缘层构成，上下电极均用多晶硅制造，金属布线16通过穿通绝缘层14开口的接触孔15将上电极21和下电极22连到引出端C21和C22。电容器C1的结构与上述结构相同。
随后，参见图2A，2B，3A和3B说明半导体集成电路所示实施例的动作。所示实施例中的独立N阱12处于浮动状态。因而，如图2B所示，CMOS等开关时中产生的高电平峰值噪声叠加到电源VDD上时，高电平尖峰式噪声不直接输入独立N阱12，使其保持恒定电位。因而，即使构成电容器C1和C2的下电极22与独立N阱12之间存寄生电容CS，也绝没有噪声输入另一端C12和C22，因而，绝不会引起差分电路的不正常动作。
应注意，由于所示实施例中独立N阱12处于浮动状态，独立N阱12的偏置电位变成不稳定。但是，由于电容器C1和C2通过绝缘层13形成在独立N阱12上，独立N阱12的偏置电位绝不影响电容器C1和C2的端信号。而且，由于独立N阱12是浮动态，即使环状噪声直接干扰引起独立N阱12的偏置电位波动、与直接干扰不同，独立N阱12的偏置电位波动变小而有节制。因此，独立N阱12中阻抗电阻使独立N阱12中的电位并明显变小，使叠加在电容器C1和C2的另一端C12和C22的信号电位的波动变得小而有节制，只对相位补偿。因此，有共模抑制比性能的差分电路绝不会出现不正常动作。而且，所示实施例中，用向内延伸N+扩散层17可使N阱中的阻抗电阻减小。因而，能进一步改善差分电路的共模抑制比性能。
图4A和4B分别是按本发明第2实施例的半导体集成电路中电容器C1和C2构成的元件对约平面图和剖视图。所示实施例与图3A和3B所示第1实施例的差别是，独立N阱12中的N+扩散层17通过穿通绝缘层14开口的接触孔15和有极小阻值的金属布结16的多个位置相邻。其它结构与本发明第1实施例相同。因而，用同一标号表示与第1实施例相同的元件，并不再对其详细说明。
用金属布线16敷层，减小N+扩散层17和独立N阱12中的阻抗电阻，以进一步减小因叠加到另一端C12和C22的信号电位上的波动造成的相位差。因而，能有效改善所示实施例的差分电路的共模抑制比特性。
图5A和5B分别是按本发明的半导体集成电路第3实施例中电容器C1和C2构成的元件对的详细结构的平面图和剖视图。所示实施例与图2所示第1实施例的差别是，独立N阱12的N+扩散层17通过穿过绝缘层14开口的接触孔15连到金属布线16。而且，金属布线16通过电阻器元件R连到电路VDD，使独立的N阱12的偏置电压为电源VDD的电压。其它结构与本发明第1实施例例的结构相同。因此，用相同标号表示与第1实施例同样的元件，并不对其详细说明。
通过电阻器元件反将电源电压加到所示实施例独立N阱12作偏置电压。因而，即使CMOS开关时高电平尖峰噪声叠加到电源VDD上，噪声被电阻器元件衰减，而不会输给独立N阱12，以保持恒定电势。如上所述，噪声不输给电容器C1和C2的引出端C11和C22。因此，绝不会引起不正常动作。而且，由于独立N阱12是偏置于电源VDD电压，因而诸如P型晶体管中的优点是，能减缓独立N阱12的偏置电压对其性能的影响。因此，独立N阱12通过电阻器元件及偏置于(1/2)VDD，GND等电位时，其影响较小。
将按本发明第1至第3实施例的半导体电路中的电容器C1和C2构成的元件对的结构组合，能使独立N阱12中引起的电位差变得更小，以获得叠加的效果。如增强抗噪声作用。
另一方面，按本发明的半导体集成电路的第1至第3实施例中，以电容器元件为元件对实例进行说明。用其它电路元件为例如用电阻器为元件对也能得到同样的效果。
而且，在按本发明的半导体集成电路的第1至第3实施例中，说明了用于构成元件对的，有按通用形式通过下边的绝缘层与N阱1无关地构成的独立N阱12的电容器元件的情形。但是也可以通过下边的绝缘层构成元件对的每个电容器具有独立阱，独立阱用金属布线互连，达到同样的效果。
尽管本发明是结合其实施例说明的但本领域的技术人员应该明白，本发明会有各种变化，删减和增添，这些均不脱离本发明的思想和范围。本发明不限于上述实施例，而包括属于所要求保护范围内的全部实例。
权利要求
1 一种带差分电路的半导体集成电路，包括pn面结型分立元件，具有半导体衬底或连到电源的阱；由无PN结面的绝缘层分开的多个绝缘层分立元件，所述绝缘层分立元件有以通用形式与所述阱分开构成的独立阱。
2 一种带差分电路的半导体集成电路，包括面结型分离元件，具有半导体衬底或与电源连接的阱；用无PN结面的绝缘层隔开的多个绝缘层分立元件，每个所述绝缘层分立元件有与所述阱分开形成的独立阱，用低阻值布线互连各个所述的独立阱。
3 一种按权利要求1的半导体集成电路，它还包括与所述独立阱连接的有相同导电类型的低阻区。
4 一种按权利要求1的半导体集成电路，它还包括在多个位置与所述独立阱连接的低阻值布线。
5 一种按权利要求1的半导体集成电路，它有连接在一种所述独立阱和电源之间的电阻器元件。
6. 一种按权利要求2的半导体集成电路，它还包括有相同导电类型，连到所述独立阱的低阻区。
7 一种按权利要求2的半导体集成电路，它还包括在多个位置连到所述独立阱的低阻区。
8 一种按权利要求2的半导体集成电路，它有连接在一种所述独立阱和电源之间的电阻器元件。
全文摘要
形成差分电路的元件对的，作为绝缘层分立元件的电容器C1和C2有公共独立N阱，与连接到电源VDD的N阱无关。由于独立N阱是浮动态，即使因CMOS等开关时产生高电平尖峰噪声叠加到电流VDD上，高电平尖峰噪声也不直接输入独立N阱，使独立N阱的偏置电位波动小而有节制。因此，使因独立N中阻抗电阻引起的电位差明显减小。
文档编号H01L27/04GK1158025SQ96117299
公开日1997年8月27日 申请日期1996年10月25日 优先权日1995年10月25日
发明者小畑弘之 申请人:日本电气株式会社