专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，更具体地说，涉及具有连接不同的导电型的杂质区的局部布线的半导体装置及其制造方法。
作为利用局部布线来连接不同的导电型的杂质区的半导体装置的一例，已知有静态随机存取存储器(以下简单地称为「SRAM」)。在图69中示出了例如在特开平2-150062号公报中公布的现有的CMOS(互补型金属氧化物半导体)型SRAM的等效电路图。
如图69中所示，SRAM的存储单元包含2个负载用pMOS晶体管T1、T3和4个nMOS晶体管T2、T4、T5、T6。
将1对驱动nMOS晶体管T2、T4的各漏极连接到另一方的栅电极上，将负载用pMOS晶体管T1、T3的各漏极连接到驱动nMOS晶体管T2、T4的各漏极上。将驱动nMOS晶体管T2、T4的源极固定于预定的电位(例如接地电位)上，将电源电位Vcc加到负载用pMOS晶体管T1、T3的源极上。其结果，就将电流供给由驱动nMOS晶体管T2、T4和负载用pMOS晶体管T1、T3构成的触发电路。
将存取nMOS晶体管T5、T6连接到上述触发电路的存储节点17a、17b上。存取nMOS晶体管T5、T6的栅电极与字线6连接。
其次，使用图70更具体地说明上述CMOS型SRAM的存储单元的结构。图70是CMOS型SRAM的1位部分的存储单元的平面图。
如图70中所示，在半导体衬底的主表面中的元件分离区中形成分离氧化膜2。在用该分离氧化膜2包围的元件形成区中形成n+杂质区11a1、11a2、11a3、11b1、11b2、11b3。此外，在元件形成区中形成p+杂质区10a1、10a2、10b1、10b2。n+杂质区11a1～11b3成为驱动nMOS晶体管T2、T4和存取nMOS晶体管T5、T6的源/漏区。此外，p+杂质区10a1～10b2成为负载用pMOS晶体管T1、T3的源/漏区。
例如，由多晶硅构成的栅电极8起到负载用pMOS晶体管T3和驱动nMOS晶体管T4的栅电极的功能。此外，栅电极8具有延伸到负载用pMOS晶体管T1附近的延伸部。栅电极7起到负载用pMOS晶体管T1和驱动nMOS晶体管T2的栅电极的功能，具有延伸到驱动nMOS晶体管T4附近的延伸部。栅电极6是存取nMOS晶体管T5、T6的栅电极，同时也作为字线使用。
形成绝缘膜(图中未示出)以便覆盖上述栅电极6～8，在该绝缘膜上形成由铝膜构成的局部布线39a、39b。p+杂质区10a2、栅电极7的延伸部、n+杂质区11a2通过在上述绝缘膜中形成的接触孔17a、16a、15a并利用局部布线39a相互连接。此外，p+杂质区10b2、栅电极8的延伸部、n+杂质区11b2通过在上述绝缘膜中形成的接触孔15b、16b、17b并利用局部布线39b相互连接。
其次，使用图71，说明沿图70中的X1-X2线的剖面结构。参照图71，在半导体衬底的主表面上形成p阱3和n阱4。在p阱3内形成n+杂质区11a2、11a3，在n阱4内形成p+杂质区10a2。
在栅电极6～8的侧壁上形成侧壁绝缘膜9。形成层间绝缘膜12以便覆盖栅电极6～8。在层间绝缘膜12中设有到达n+杂质区11a2的接触孔15a、到达栅电极7的接触孔16a和到达p+杂质区10a2的接触孔17a。
形成由铝膜构成的局部布线39a，使其从接触孔15a～17a内延伸到层间绝缘膜12上。形成层间绝缘膜20以便覆盖该局部布线39a。形成接触孔21，使其贯通层间绝缘膜20和层间绝缘膜12到达n+杂质区11a3。形成铝布线22，使其从接触孔21内延伸到层间绝缘膜20上。
如上所述，利用铝膜等金属膜构成了连接p+杂质区10a2与n+杂质区11a2的局部布线39a。这是为了在连接不同的导电型的杂质区时在布线内不形成pn结。
但是，由于使用铝膜等金属膜作为局部布线39a，产生了如下说明的问题。
局部布线39a通过接触部40与n+杂质区11a2相接，通过接触部41与栅电极7相接，通过接触部42与p+杂质区10a2相接。因此，通过局部布线39a将n+杂质区11a3中的杂质、p+杂质区10a2中的杂质和栅电极7中的杂质吸上来。由此，产生在接触部40～42中接触电阻增大的问题。
此外，例如在接触部40、42中，也存在局部布线39a中的金属成分扩散到半导体衬底1内，从而产生漏泄电流的问题。
其结果，存在SRAM的可靠性下降的问题。再有，上述的问题不限于SRAM，在具有连接n型杂质区与p型杂质区的布线的半导体装置中也存在这方面的担心。
本发明是为了解决上述那样的课题而提出的。本发明的目的在于在具有连接不同的导电型的杂质区的布线的半导体装置中降低该布线与杂质区间的接触电阻，而且抑制漏泄电流的发生。
在与本发明有关的第1方面的半导体装置具备第1和第2杂质区；绝缘层；以及布线层。第1导电型的第1杂质区在半导体衬底的表面中形成。第2导电型的第2杂质区与第1杂质区隔开一定间隔在上述表面中形成。绝缘层在半导体衬底的表面上形成，具有到达第1和第2杂质区的一对接触孔。布线层包括非金属性导电膜和金属性导电膜，其中，所述非金属性导电膜通过接触孔与第1和第2杂质区进行导电性连接并覆盖接触孔内底部和侧部，分别与第1和第2杂质区相接，所述金属性导电膜不与该非金属性导电膜的接触孔内底部的表面相接，与非金属性导电膜连接。金属性导电膜不仅包含金属，而且也包含硅化物。
上述金属性导电膜最好在绝缘层上形成，在第1和第2接触孔上具有开口。在本发明的另一方面中，在位于第1和第2接触孔内的非金属性导电膜上形成第1和第2绝缘层，金属性导电膜也可延伸到上述绝缘层和第1及第2绝缘层上。
在与本发明有关的第2方面的半导体装置具备第1导电型的第1杂质区；第2导电型的第2杂质区；以及布线。第1杂质区在半导体衬底的主表面中形成。第2杂质区与第1杂质区隔开一定间隔在上述主表面中形成。布线包括第1、第2和第3导体部。第1和第2导体部由不含金属的导电膜构成，通过第1和第2接触部分别与第1和第2杂质区相接。第3导体部由包含金属的导电膜构成，不与位于第1和第2接触部的正上方的第1和第2导体部的一部分表面相接，通过导电性地连接第1和第2导体部与第1和第2杂质区。再有，第1和第2导体部可以是一体的非金属性导电膜的一部分，也可以被分割。
如上所述，由于用不含金属的导电膜构成的第1和第2导体部与第1和第2杂质区连接，故可有效地抑制如现有例那样将杂质从第1和第2杂质区吸上来从而使接触电阻增加的情况。此外，由于用不含金属的导电膜构成第1和第2导体部，故也可抑制因金属扩散到半导体衬底中而引起的漏泄电流的发生。再者，由于位于第1和第2接触部的正上方的第1和第2导体部的一部分表面与第3导体部没有相接，故在第1和第2导体部中导入用于提高导电性的杂质时，也可有效地抑制该杂质被第3导体部吸收。这一点也有助于降低第1和第2导体部与第1和第2杂质区间的接触电阻。
上述的第3导体部也可在第1和第2导体部的一部分表面上具有开口。
由于第3导体部具有上述那样的开口，可避免第3导体部与上述的一部分表面相接。由此，如上所述可降低接触电阻。
此外，也可在上述的主表面上形成具有到达第1和第2杂质区的第1和第2接触孔的层间绝缘膜。此时，第1和第2导体部也可分别具有在第1和第2接触孔内形成的、延伸到第1和第2接触孔的侧壁上的第1和第2延伸部。第3导体部在层间绝缘膜上形成，在第1和第2接触孔上具有开口，与第1和第2延伸部连接。
如上所述，在第1和第2接触孔内形成第1和第2导体部的情况下，由于第3导体部在第1和第2接触孔中具有开口，故可避免第1和第2导体部的一部分表面与第3导体部相接。此外，由于第3导体部与第1和第2延伸部连接，故在离开第1和第2接触部的位置上第1和第2导体部与第3导体部连接。由此，可抑制杂质从位于第1和第2接触部附近的第1和第2导体部被第3导体部吸收。这一点也有助于降低第1和第2杂质区与布线间的接触电阻。
此外，也可在第1和第2导体部中导入用于提高该第1和第2导体部的导电性的杂质。而且上述第3导体部也可将用于防止上述杂质被第3导体部吸收的杂质扩散防止膜夹在中间而延伸到第1和第2导体部的一部分表面上。再有，可利用来自第1和第2杂质区的扩散从下方导入上述杂质，也可利用离子注入等方法从上方导入上述杂质。
如上所述，通过在第1和第2导体部的一部分表面上形成杂质扩散防止膜，可防止用于提高导电性的杂质从位于第1和第2接触部正上方的第1和第2导体部被第3导体部吸收。由此，可降低第1和第2接触部中的接触电阻。
此外，也可在上述的主表面上形成具有到达第1和第2杂质区的第1和第2接触孔的层间绝缘膜。此时，第1和第2导体部也可分别在第1和第2接触孔内形成，具有分别延伸到第1和第2接触孔的侧壁上的第1和第2延伸部。杂质扩散防止膜分别在第1和第2接触孔内形成。第3导体部与上述的第1和第2延伸部连接。
如上所述，在杂质扩散防止膜分别在第1和第2接触孔内形成的情况下，与上述的情况相同，也可有效地阻止杂质从位于第1和第2接触部正上方的第1和第2导体部被第3导体部吸收。由此，可降低第1和第2接触部中的接触电阻。
此外，上述的半导体装置也可具备包含一对驱动MOS晶体管、一对存取MOS晶体管以及一对负载用MOS晶体管的存储单元。此时，驱动MOS晶体管或存取MOS晶体管具有上述的第1杂质区，负载用MOS晶体管具有上述的第2杂质区。
可举出SRAM作为具有连接不同的导电型的杂质区的布线的半导体装置，通过在这样的SRAM中应用本发明可得到高性能、高可靠性的SRAM。
此外，上述的第1和第2导体部也可包含导入了用于提高导电性的杂质的多晶硅膜。第3导体部也可包含金属硅化物膜。
作为不包含金属的导电膜的一例，可举出导入了杂质的多晶硅膜，通过将该多晶硅膜作为第1和第2导体部来使用，可解决金属扩散到半导体衬底中并产生漏泄电流这样的现有例的问题。此外，如上所述，由于第3导体部没有与第1和第2导体部的一部分表面相接，故即使第3导体部包含金属硅化物膜，也可有效地抑制杂质从位于第1和第2接触部附近的第1和第2导体部被该金属硅化物膜吸收。其结果，可降低第1和第2杂质区与布线间的接触电阻。再有，在第1和第2导体部由一体的多晶硅膜构成的情况下，可在多晶硅膜中形成pn结。但是，由于第3导体部包含金属硅化物膜，故可利用该第3导体部对第1和第2导体部进行导电性连接。因此，即使在多晶硅膜中形成了pn结，也可有效地抑制布线的电阻值上升。
与本发明有关的半导体装置的制造方法具备下述的各工序。在半导体衬底的主表面中隔开一定间隔形成第1导电型的第1杂质区和第2导电型的第2杂质区。在主表面上形成由不包含金属的导电膜构成的第1和第2导体部，使其分别通过第1和第2接触部与第1和第2杂质区相接。在主表面上形成由金属性导电膜构成的第3导体部，使其不与位于第1和第2接触部正上方的第1和第2导体部的一部分表面相接，并通过第1和第2导体部与第1和第2杂质区进行导电性连接。
如上所述，通过形成由不包含金属的导电膜构成的第1和第2导体部，使其与第1和第2杂质区相接，可有效地抑制金属成分扩散到半导体衬底中从而产生漏泄电流的情况。此外，通过由不包含金属的导电膜构成第1和第2导体部，与以往相比可降低将杂质从第1和第2杂质区吸上来的程度。由此，可降低第1和第2接触部中的接触电阻。此外，通过形成第3导体部，使其不与第1和第2导体部的一部分表面相接，并通过第1和第2导体部与第1和第2杂质区进行导电性连接，在第1和第2导体部中掺了用于提高导电性的杂质的情况下，可抑制上述杂质从位于第1和第2接触部附近的第1和第2导体部被第3导体部吸收。这一点也有助于降低接触电阻。
形成上述的第3导体部的工序也可包含在主表面上形成层间绝缘膜的工序；在该层间绝缘膜上形成包含金属的导电膜的工序；以及形成贯通包含金属的导电膜和层间绝缘膜分别到达第1和第2杂质区的第1和第2接触孔的工序。此外，形成第1和第2导体部的工序也可包含形成第1和第2导体部使其从第1和第2接触孔内延伸到第3导体部上并与第3导体部进行导电性连接的工序。
如上所述，通过形成第1和第2接触孔使其贯通包含在层间绝缘膜上形成的金属的导电膜，可在层间绝缘膜上形成在第1和第2接触孔上具有贯通孔的第3导体部。此外，通过形成第1和第2导体部使其从第1和第2接触孔内延伸到第3导体部上，可避免第1和第2导体部的一部分表面与第3导体部相接，同时可将第1和第2导体部夹在中间利用第3导体部来连接第1和第2杂质区。由此，可得到与上述的情况相同的效果。
此外，形成第1和第2导体部的工序也可包括在主表面上形成层间绝缘膜的工序；在层间绝缘膜中形成到达第1和第2杂质区的第1和第2接触孔的工序；在第1和第2接触孔内形成第1和第2导体部的工序；在第1和第2导体部中分别导入第1导电型的杂质和第2导电型的杂质的工序；以及在一部分表面上形成用于防止杂质从第1和第2导体部被第3导体部吸收的杂质扩散防止膜的工序。此外，第3导体部的形成工序也可包含在层间绝缘膜上形成第3导体部使其与第1和第2导体部进行导电性连接的工序。
如上所述，通过在第1和第2导体部的一部分表面上形成杂质扩散防止膜，即使在其上形成了第3导体部，也可有效地阻止杂质从位于第1和第2接触部附近的第1和第2导体部被第3导体部吸收。由此，可降低第1和第2接触部中的接触电阻。
此外，上述第1和第2导体部包含多晶硅膜，也可延伸到层间绝缘膜上。此时，第3导体部的形成工序也可包含形成金属膜使其覆盖第1和第2导体部和杂质扩散防止膜的工序和对金属膜进行热处理从而对没有被杂质扩散防止膜覆盖的第1和第2导体部的表面进行硅化处理来形成第3导体部的工序。
如上所述，通过在第1和第2导体部的一部分表面上形成杂质扩散防止膜，可有选择地对没有被杂质扩散防止膜覆盖的第1和第2导体部的表面进行硅化处理。通过连接该经过硅化处理的部分，可不与第1和第2导体部的一部分表面相接而形成与第1和第2导体部进行导电性连接的第3导体部。由此，如上所述，可降低第1和第2接触部中的接触电阻。
图1是本发明的实施例1中的SRAM的剖面图。
图2～图6是示出图1中示出的SRAM的制造工序的特征性的第1～第5工序的剖面图。
图7是示出本发明的实施例2中的SRAM的剖面图。
图8～图12是示出图7中示出的SRAM的制造工序的特征性的第1～第5工序的剖面图。
图13是示出本发明的实施例3中的SRAM的剖面图。
图14～图19是示出图13中示出的SRAM的制造工序的特征性的第1～第6工序的剖面图。
图20是示出本发明的实施例4中的SRAM的剖面图。
图21～图23是示出图20中示出的SRAM的制造工序的特征性的第1～第3工序的剖面图。
图24是示出本发明的实施例5中的SRAM的剖面图。
图25～图28是示出图24中示出的SRAM的制造工序的特征性的第1～第4工序的剖面图。
图29是示出本发明的实施例6中的SRAM的剖面图。
图30～图32是示出图29中示出的SRAM的制造工序的特征性的第1～第3工序的剖面图。
图33是示出本发明的实施例7中的SRAM的剖面图。
图34～图38是示出图33中示出的SRAM的制造工序的特征性的第1～第5工序的剖面图。
图39是示出本发明的实施例8中的SRAM的剖面图。
图40～图42是示出图39中示出的SRAM的制造工序的特征性的第1～第3工序的剖面图。
图43是示出本发明的实施例9中的SRAM的剖面图。
图44和图45是示出图43中示出的SRAM的制造工序的特征性的第1和第2工序的剖面图。
图46是示出本发明的实施例10中的SRAM的剖面图。
图47是示出图46中示出的SRAM特征性的制造工序的剖面图。
图48是示出本发明的实施例12中的SRAM的剖面图。
图49是示出图48中示出的SRAM的制造工序的特征性的制造工序的剖面图。
图50是示出本发明的实施例13中的SRAM的剖面图。
图51和图52是示出图50中示出的SRAM的制造工序的特征性的第1和第2工序的剖面图。
图53是示出本发明的实施例14中的SRAM的剖面图。
图54是示出图53中示出的SRAM的特征性的制造工序的剖面图。
图55是示出本发明的实施例15中的SRAM的剖面图。
图56和图57是示出图55中示出的SRAM的制造工序的特征性的第1和第2工序的剖面图。
图58是示出本发明的实施例16中的SRAM的剖面图。
图59是示出图58中示出的SRAM的特征性的制造工序的剖面图。
图60是示出本发明的实施例17中的SRAM的剖面图。
图61和图62是示出图60中示出的SRAM的制造工序的特征性的第1和第2工序的剖面图。
图63和图64是示出本发明的实施例18的SRAM的制造工序的特征性的第1和第2工序的剖面图。
图65和图66是示出本发明的实施例19的SRAM的制造工序的特征性的第1和第2工序的剖面图。
图67和图68是示出本发明的实施例20的SRAM的制造工序的特征性的第1和第2工序的剖面图。
图69是现有的SRAM的等效电路图。
图70是图69中示出的SRAM的平面图。
图71是沿图70中的X1-X2线的剖面图。
以下使用图1～图68说明本发明的实施例。
(实施例1)首先使用图1～图6说明本发明的实施例1。图1是本发明的实施例1的CMOS型SRAM的存储单元的剖面图，是示出对应于图71中示出的剖面的图。
参照图1，在半导体衬底1的主表面上形成p阱3和n阱4。在p阱3内形成n+杂质区11a2、11a3，在n阱4内形成p+杂质区10a2。在p阱3上将栅氧化膜5夹在中间形成栅电极6。栅电极7、8延伸到分离氧化膜2上。在栅电极6～8的侧壁上形成侧壁绝缘膜9。
以约100～500nm的厚度形成由氧化硅膜等构成的层间绝缘膜12，以便覆盖栅电极6～8。在层间绝缘膜12上形成硅化钨等金属硅化物膜(金属性导电膜)13，形成接触孔15a、16a、17a，使其贯通该金属硅化物膜13和层间绝缘膜12。形成多晶硅膜(非金属性导电膜)18，使其从金属硅化物膜13上延伸到接触孔15a、16a、17a内。
以非掺杂状态形成多晶硅膜18，杂质从n+杂质区11a3、栅电极7和p+杂质区10a2扩散到多晶硅膜18中。由此，多晶硅膜18具有与p+杂质区10a2相接的p型多晶硅部、与n+杂质区11a3或栅电极7相接的n型多晶硅部。因此，虽然有在多晶硅膜18中形成pn结的情况，但由于在多晶硅膜18下形成金属硅化物膜13，故可通过金属硅化物膜13将p型多晶硅部与n型多晶硅部导电性地连接起来。
再有，上述的多晶硅膜18的厚度例如约50～200nm，用多晶硅膜18和金属硅化物膜13来构成局部布线19a。
如图1中所示，由于不含金属的导电膜即多晶硅膜18与n+杂质区11a3相接，故与以往相比可降低n+杂质区11a3内包含的n型杂质被局部布线19a吸收的程度。由此，与现有例相比，可降低局部布线19a与n+杂质区11a3的接触电阻。可以说在接触部41、42中也是同样的情况。
此外，由于在多晶硅膜18中实际上没有包含金属，故也可避免金属从局部布线19a与n+杂质区11a3等的接触部40～42扩散到半导体衬底1中。由此，也可有效地阻止起因于金属扩散到半导体衬底1中而引起的漏泄电流的产生。
再者，金属硅化物膜13在接触孔15a、16a、17a上分别具有贯通孔13a、13b、13c。因此，在位于接触部40～42的正上方的多晶硅膜18的一部分表面上不形成金属硅化物膜13。由此，可有效地抑制杂质被金属硅化物膜13从位于接触部40～42附近的多晶硅膜18吸收。这一点也有助于有效地降低接触电阻。再有，也可采用包含金属的其它导电膜来代替金属硅化物膜13。
形成由厚度约为100～1000nm的氧化硅膜等构成的层间绝缘膜20，以便覆盖上述局部布线19a。形成接触孔21，使其贯通该层间绝缘膜20和层间绝缘膜12并到达n+杂质区11a2。在接触孔21内和层间绝缘膜20上形成厚度约为500～2000nm的铝布线22。
其次，使用图2～图6说明图1中示出的SRAM的制造方法。图2～图6是示出图1中示出的SRAM的制造工序的第1工序～第5工序的剖面图。
首先，参照图2，利用众所周知的方法，直到形成层间绝缘膜12。在该层间绝缘膜12上使用CVD(化学汽相淀积)法或溅射法等，形成金属硅化物膜13。
其次，如图3中所示，在金属硅化物膜13上涂敷抗蚀剂14a，对其进行图形刻蚀，成为预定的形状。使用经过图形刻蚀的抗蚀剂14a作为掩模，刻蚀金属硅化物膜13和层间绝缘膜12。由此，分别形成接触孔15a、16a、17a。
其次，参照图4，使用CVD法等，以50～200nm的厚度淀积用于提高导电性的没有掺杂的多晶硅膜18，使其从接触孔15a～17a内延伸到金属硅化物膜13上。
其次，如图5中所示，在多晶硅膜18上形成刻蚀成预定形状的抗蚀剂14b。使用该抗蚀剂14b作为掩模，对多晶硅膜18和金属硅化物膜13进行图形刻蚀。由此形成局部布线19a。
其次，如图6中所示，在除去了抗蚀剂14b后，使用CVD法等，淀积由氧化硅膜等构成的层间绝缘膜20，以便覆盖局部布线19a。通过此时或其后的热处理，杂质从p+杂质区10a2、n+杂质区11a3、和栅电极7扩散到多晶硅膜18中。其次，利用光刻形成贯通层间绝缘膜20和层间绝缘膜12并到达n+杂质区11a2的接触孔21。
其次，使用溅射法等，在接触孔21内和层间绝缘膜20上淀积厚度约为500～2000nm的铝膜。通过将该铝膜刻蚀成预定形状，形成铝等的金属布线22。经过以上的工序，就形成图1中示出的SRAM。
(实施例2)其次，使用图7～图12说明本发明的实施例2。图7是示出本发明的实施例2中的SRAM的剖面图。
参照图7，在本实施例2中，在金属硅化物膜13的上下形成了多晶硅膜18、23。除此以外的结构与实施例1的情况相同。
如上所述，由于局部布线24a具有多晶硅膜18、23，故可抑制SRAM的制造工艺中的金属硅化物膜13的膜厚的减少。由此可有效地抑制局部布线24a的电阻值的增加。
其次，使用图8～图12，说明图7中示出的SRAM的制造方法。图8～图12是示出图7中示出的SRAM的制造工序的特征性的第1～第5工序的剖面图。
参照图8，经过与实施例1相同的工序，直到形成层间绝缘膜12。在该层间绝缘膜12上使用CVD法等，淀积没有掺杂的多晶硅膜23和金属硅化物膜13。
其次，参照图9，在金属硅化物膜13上涂敷抗蚀剂14a，对其进行图形刻蚀，成为预定的形状。然后，使用经过图形刻蚀的抗蚀剂14a作为掩模，依次刻蚀金属硅化物膜13、多晶硅膜23和层间绝缘膜12。由此，形成接触孔15a～17a。
其次，参照图10，使用CVD法等，形成多晶硅膜18，使其从接触孔15a～17a内延伸到金属硅化物膜13上。其次，如图11中所示，用与实施例1的情况相同的方法形成抗蚀剂14b。使用该抗蚀剂14b作为掩模，对多晶硅膜18、金属硅化物膜13和多晶硅膜23进行图形刻蚀。由此，形成局部布线24a。
其次，参照图12，使用CVD法等，形成层间绝缘膜20，以便覆盖局部布线24a。通过有选择地刻蚀层间绝缘膜20和层间绝缘膜12，形成接触孔21。其后经过与上述的实施例1相同的工序，就形成图7中示出的SRAM。
(实施例3)其次使用图13～图19说明本发明的实施例3。图13是示出本发明的实施例3中的SRAM的剖面图。
参照图13，在本实施例3中，在位于接触孔15a～17a内的多晶硅膜18的表面上形成了氧化硅膜等绝缘膜26。而且，在没有被绝缘膜26覆盖的多晶硅膜18的表面上形成了金属硅化物膜25。该金属硅化物膜25通过对多晶硅膜18的表面进行硅化(silicidation)来形成。除此以外的结构与实施例1的情况相同。
如图13中所示，通过在接触孔1Sa～17a内埋入绝缘膜26，可阻止在位于接触部40～42的正上方的多晶硅膜18的一部分表面上形成金属硅化物膜25。由此，与上述的各实施例的情况相同，可降低接触电阻。
其次，使用图14～图19，说明本实施例中的SRAM的制造方法。图14～图19是示出本实施例3中的SRAM的制造工序的特征性的第1～第6工序的剖面图。
参照图14，经过与实施例相同的工序，直到形成层间绝缘膜12，在层间绝缘膜12上涂敷抗蚀剂14a。在对抗蚀剂14a进行图形刻蚀使其成为预定形状后，使用经过图形刻蚀的抗蚀剂14a作为掩模，对层间绝缘膜12进行刻蚀。由此，形成接触孔15a～17a。
其次，参照图15，在除去了抗蚀剂14a后，使用CVD法等，形成多晶硅膜18，使其从接触孔15a～17a内延伸到层间绝缘膜12上。在该多晶硅膜18上使用CVD法等，以约100～500nm的厚度淀积由氧化硅膜等构成的绝缘膜26。
其次，参照图16，使用回刻(etchback)或CMP(化学机械抛光)法等，减少绝缘膜26的厚度。由此，在接触孔15a～17a内遗留绝缘膜26。
其次，在多晶硅膜18和绝缘膜26上淀积金属膜(图中未示出)。对该金属膜进行RTA(快速热处理)等的热处理。由此，对没有被绝缘膜26覆盖的多晶硅膜18的表面进行硅化。由此，在多晶硅膜18的表面上有选择地形成金属硅化物膜25。
其次，参照图18，为了覆盖金属硅化物膜25而涂敷抗蚀剂14b，对其进行图形刻蚀，成为预定的形状。使用经过图形刻蚀的抗蚀剂14b作为掩模，依次刻蚀金属硅化物膜25和多晶硅膜18。由此，形成局部布线27a。
其次，参照图19，用与实施例1相同的方法形成层间绝缘膜20和接触孔21。其后，经过与实施例1相同的工序，就形成图13中示出的SRAM。
(实施例4)其次，使用图20～图23说明本发明的实施例4。图20是示出本发明的实施例4中的SRAM的剖面图。
参照图20，在本实施例4中，金属硅化物膜25a延伸到绝缘膜26上。除此以外的结构与实施例3相同。
如上所述，通过形成金属硅化物膜25a使其延伸到绝缘膜26上，与上述的实施例3的情况相比，可增大局部布线28a内的金属硅化物膜25a的比例。由此，与上述的实施例3的情况相比，可进一步降低局部布线28a的电阻值。
再有，虽然金属硅化物膜25a延伸到绝缘膜26上，但由于绝缘膜26具有防止金属硅化物膜25a从位于接触部40～42附近的多晶硅膜18吸收杂质的杂质扩散防止膜的功能，故可避免接触电阻的增大。再有，可使用由具有防止杂质扩散功能并在硅化反应中能起到掩模的功能的材料构成的膜来代替绝缘膜26。
其次，使用图21～图23，说明本实施例4中的SRAM的制造方法。图21～图23是示出本实施例4中的SRAM的制造工序的特征性的第1～第3工序的剖面图。
首先，参照图21，经过与实施例3相同的工序，直到形成绝缘膜26。使用溅射法或CVD法等，在该绝缘膜26和多晶硅膜18上淀积金属硅化物膜25a。
其次，参照图22，以预定形状在金属硅化物膜25a上形成经过图形刻蚀的抗蚀剂14b。使用该抗蚀剂14b作为掩模，刻蚀金属硅化物膜25a和多晶硅膜18。由此，形成局部布线28a。
其次，参照图23，用与实施例1相同的方法形成层间绝缘膜20和接触孔21。其后，经过与实施例1的情况相同的工序，就形成图20中示出的SRAM。
(实施例5)其次，使用图24～图28说明本发明的实施例5。图24是示出本发明的实施例5中的SRAM的剖面图。
参照图24，在本实施例5中，形成绝缘膜29，使其充填到接触孔15a～17a内，并且延伸到位于接触孔15a～17a的侧壁上的多晶硅膜18上。该绝缘膜29的材料与绝缘膜26的材料相同。而且，在没有被绝缘膜29覆盖的多晶硅膜18的表面上形成金属硅化物膜30。利用该金属硅化物膜30和多晶硅膜18构成局部布线31a。除此以外的结构与实施例1相同。
如上所述，通过形成绝缘膜29以便覆盖接触孔15a～17a，可阻止位于接触孔15a～17a内的多晶硅膜18被硅化。
其次，使用图25～图28，说明本实施例5中的SRAM的制造方法。图25～图28是示出本实施例5中的SRAM的制造工序的特征性的第1～第4工序的剖面图。
参照图25，经过与实施例3的情况相同的工序，直到形成多晶硅膜18。其次，使用CVD法等淀积氧化硅膜等的绝缘膜29，使其充填到接触孔15a～17a内，并且覆盖多晶硅膜18。以预定形状在该绝缘膜29上形成经过图形刻蚀的抗蚀剂14c。此时，在接触孔15a～17a的正上方形成经过图形刻蚀的抗蚀剂14c。使用该抗蚀剂14c作为掩模，刻蚀绝缘膜29。由此，形成分别充填到接触孔15a～17a中的绝缘膜29。
其次，参照图26，用与实施例3的情况相同的方法形成金属硅化物膜30。如图27中所示，以预定形状在该金属硅化物膜30上形成经过图形刻蚀的抗蚀剂14b。使用该经过图形刻蚀的抗蚀剂14b作为掩模，依次刻蚀金属硅化物膜30和多晶硅膜18。由此，形成局部布线31a。
其次，参照图28，用与实施例1的情况相同的方法形成层间绝缘膜20和接触孔21。其后，经过与实施例1相同的工序，就形成图24中示出的SRAM。
(实施例6)其次，使用图29～图32说明本发明的实施例6。图29是示出本发明的实施例6中的SRAM的剖面图。
参照图29，在本实施例6中，金属硅化物膜31延伸到绝缘膜29上。利用该金属硅化物膜32和多晶硅膜18形成局部布线33a。除此以外的结构与上述的实施例5相同。
如上所述，通过金属硅化物膜32延伸到绝缘膜29上，与实施例4的情况相同，可降低局部布线33a的电阻值。
其次，使用图30～图32，说明本实施例6中的SRAM的制造方法。图30～图32是示出本发明实施例6中的SRAM的制造工序的特征性的第1～第3工序的剖面图。
参照图30，经过与实施例5的情况相同的工序，直到形成绝缘膜29。使用CVD法或溅射法等，在该绝缘膜29和多晶硅膜18上淀积金属硅化物膜32。
其次，参照图31，以预定形状在金属硅化物膜32上形成经过图形刻蚀的抗蚀剂14b。使用该抗蚀剂14b作为掩模，依次刻蚀金属硅化物膜32和多晶硅膜18。由此，形成局部布线33a。
其次，在除去了抗蚀剂14b后，如图32中所示，用与实施例1的情况相同的方法形成层间绝缘膜20和接触孔21。其后，经过与实施例1的情况相同的工序，就形成图29中示出的SRAM。
(实施例7)其次使用图33～图38说明本发明的实施例7。图33是示出本发明的实施例7中的SRAM的剖面图。
参照图33，在本实施例7中，形成了氧化硅膜或氮化硅膜等的绝缘膜34，使其覆盖位于接触孔15a～17a内的多晶硅膜18的表面。也与实施例6的情况相同，为覆盖接触孔15a～17a而形成该绝缘膜34。该绝缘膜34最好具有约50～100nm的厚度。而且，在没有被绝缘膜34覆盖的多晶硅膜18的表面上形成金属硅化物膜35。利用该金属硅化物膜35和多晶硅膜18形成局部布线36a。除此以外的结构与实施例1的情况相同。
其次，使用图34～图38，说明本实施例7中的SRAM的制造方法。图34～图38是示出本发明实施例7中的SRAM的制造工序的特征性的第1～第5工序的剖面图。
参照图34，经过与实施例3相同的工序，直到形成多晶硅膜18。通过对该多晶硅膜18的表面进行氧化或氮化，在多晶硅膜18的表面上形成厚度约为50～100nm的氧化硅膜或氮化硅膜等的绝缘膜34。
其次，参照图35，在绝缘膜34上形成经过图形刻蚀的抗蚀剂14d，使其覆盖接触孔15a～17a。使用该抗蚀剂14d作为掩模，刻蚀绝缘膜34。由此，形成绝缘膜34，使其覆盖位于接触孔15a～17a内的多晶硅膜18的表面。
其次，参照图36，用与实施例3的情况相同的方法，对没有被绝缘膜34覆盖的多晶硅膜18的表面进行硅化。由此，在多晶硅膜18的表面上有选择地形成金属硅化物膜35。
其次，参照图37，以预定形状在金属硅化物膜35上形成经过图形刻蚀的抗蚀剂14b。使用该抗蚀剂14b作为掩模，依次刻蚀金属硅化物膜35和多晶硅膜18。由此，形成局部布线36a。
其次，参照图38，用与实施例1的情况相同的方法形成层间绝缘膜20和接触孔21。其后，经过与实施例1的情况相同的工序，就形成图33中示出的SRAM。
(实施例8)其次，使用图39～图42说明本发明的实施例8。图39是示出本发明的实施例8中的SRAM的剖面图。
参照图39，在本实施例8中，金属硅化物膜37也延伸到绝缘膜34上。利用金属硅化物膜37和多晶硅膜18形成局部布线38a。除此以外的结构与实施例7的情况相同。
如上所述，通过形成金属硅化物膜37，使其延伸到绝缘膜34上，与实施例4的情况相同，可降低局部布线38a的电阻值。
其次，使用图40～图42，说明本实施例8中的SRAM的制造方法。图40～图42是示出本发明实施例8中的SRAM的制造工序的特征性的第1～第3工序的剖面图。
参照图40，经过与实施例7相同的工序，直到形成绝缘膜34。使用CVD法或溅射法等，在该绝缘膜34上淀积金属硅化物膜37。
其次，参照图41，以预定形状在金属硅化物膜37上形成经过图形刻蚀的抗蚀剂14b。使用该经过图形刻蚀的抗蚀剂14b作为掩模，依次刻蚀金属硅化物膜37和多晶硅膜18。由此，形成局部布线38a。
其次，参照图42，用与实施例1相同的方法形成层间绝缘膜20和接触孔21。其后，经过与实施例1相同的工序，就形成图39中示出的SRAM。
(实施例9)其次，使用图43～图45说明本发明的实施例9。图43是示出本发明的实施例9中的SRAM的剖面图。
参照图43，在本实施例9中，将多晶硅膜18分割为与p+杂质区10a2相接的p型多晶硅部、与栅电极7相接的n型多晶硅部和与n+杂质区11a3相接的n型多晶硅部。然后，将这些部分用金属硅化物膜13进行导电性连接。除此以外的结构与实施例1的情况相同。
如上所述，通过分割多晶硅膜18，可阻止在多晶硅膜18中形成pn结。
其次，使用图44和图45，说明本实施例9中的SRAM的制造方法。图44和图45是示出本发明实施例9中的SRAM的制造工序的特征性的第1和第2工序的剖面图。
参照图44，经过与实施例1相同的工序，直到形成多晶硅膜18。在多晶硅膜18上涂敷抗蚀剂14e，对该抗蚀剂14e进行图形刻蚀，使其成为预定的形状。然后，使用经过图形刻蚀的抗蚀剂14e作为掩模，对多晶硅膜18进行刻蚀。由此来分割多晶硅膜18。
其次，参照图45，用与实施例1的情况相同的方法形成抗蚀剂14b，使用该抗蚀剂14b作为掩模对金属硅化物膜13进行图形刻蚀。由此，形成局部布线19a。
其后，经过与实施例1相同的工序，就形成图43中示出的SRAM。
(实施例10)其次使用图46和图47说明本发明的实施例10。图46是示出本发明的实施例10中的SRAM的剖面图。
参照图46，在本实施例10中，只在接触孔15a、16a、17a内形成多晶硅膜18，形成金属硅化物膜13，使其从多晶硅膜18的上端部延伸到层间绝缘膜12上。除此以外的结构与实施例1的情况相同。
如上所述，通过用金属硅化物膜13来连接多晶硅膜18，与实施例9的情况相同，可阻止在多晶硅膜18中形成pn结。
其次，使用图47，说明本实施例10中的SRAM的制造方法。图47是示出本实施例10中的SRAM的特征性的制造工序的剖面图。
参照图47，经过与实施例1相同的工序，直到形成多晶硅膜18。然后，进行RTA等的热处理，对位于层间绝缘膜12上的多晶硅膜18进行硅化处理。由此，只在接触孔15a～17a内遗留多晶硅膜18，同时可在层间绝缘膜12上形成与该层间绝缘膜12连接的金属硅化物膜13。
再有，也可在图4中示出的状态的多晶硅膜18上有选择地形成了金属膜后进行上述的RTA处理。此外，也可将金属硅化物膜13作为富金属状态预先进行上述RTA处理。
如上所述，在形成了金属硅化物膜13后，经过与实施例1相同的工序，就形成图46中示出的SRAM。
(实施例11)
其次，说明本发明的实施例11。
在本实施例11中，通过对图10中示出的多晶硅膜18、23进行硅化处理，形成金属硅化物膜13。因此，与实施例10的情况相比，形成厚度厚的金属硅化物膜13，除此以外的结构与图46中示出的情况相同。这样，通过增大金属硅化物膜13的厚度，不仅有助于降低局部布线24a的电阻，而且可避免因金属硅化物膜13的厚度减少引起的不利情况。
其次，说明本实施例11中的SRAM的制造方法。
经过与实施例2相同的工序，直到形成图10中示出的多晶硅膜18。其后，用与实施例10相同的方法，对位于层间绝缘膜12上的多晶硅膜18、23进行硅化处理。其后经过与实施例2相同的工序，就形成SRAM。
(实施例12)其次，使用图48和图49说明本发明的实施例12。图48是示出本发明的实施例12中的SRAM的剖面图。
参照图48，在本实施例12中，将图13中的位于层间绝缘膜12上的多晶硅膜18全部变换成金属硅化物膜25。除此以外的结构与图13中示出的实施例3的情况相同。
其次，使用图49，说明本实施例12中的SRAM的制造方法。图49是示出本实施例12中的SRAM的特征性的制造工序的剖面图。
参照图49，经过与实施例3的情况相同的工序，直到形成绝缘膜26。其次，在图16中示出的状态的多晶硅膜18上形成金属膜(图中未示出)，对其进行RTA等的热处理。由此，对位于图16中的层间绝缘膜12上的全部多晶硅膜18进行硅化处理。由此，形成图49中示出的金属硅化物膜25。其后经过与实施例3的情况相同的工序，就形成图48中示出的SRAM。
(实施例13)其次，使用图50～图52说明本发明的实施例13。图50是示出本发明的实施例13中的SRAM的剖面图。
参照图50，在本实施例13中，与实施例9的情况相同，对多晶硅膜18进行分割，在该被分割的多晶硅膜18上形成绝缘膜26。形成金属硅化物膜25，使其从该绝缘膜26上延伸到层间绝缘膜12上。除此以外的结构与实施例3的情况相同。
其次，使用图51和图52，说明本实施例13中的SRAM的制造方法。图51和图52是示出本实施例13中的SRAM的制造工序的特征性的第1和第2工序的剖面图。
参照图51，经过与实施例4的情况相同的工序，直到形成图16中示出的绝缘膜26。其次，用与实施例9的情况相同的方法形成抗蚀剂14e，将其作为掩模使用，对多晶硅膜18进行图形刻蚀。
其次，使用溅射法或CVD法等，如图52所示，在整个面上淀积金属硅化物膜25。其后，经过与实施例4的情况相同的工序，就形成图50中示出的SRAM。
(实施例14)其次，使用图53和图54说明本发明的实施例14。图53是示出本发明的实施例14中的SRAM的剖面图。
参照图53，在本实施例14中，对位于层间绝缘膜12上的全部局部布线31a进行硅化处理。除此以外的结构与图24中示出的实施例5的情况相同。
其次，使用图54，说明本实施例14中的SRAM的制造方法。图54是示出本实施例14中的SRAM的特征性的制造工序的剖面图。
参照图54，经过与实施例5的情况相同的工序，直到形成绝缘膜29。其次，在整个面上淀积了金属膜(图中未示出)后，对其进行RTA等的热处理。由此，对位于层间绝缘膜12上的全部多晶硅膜18进行硅化处理。由此，形成图54中示出的金属硅化物膜30。其后经过与实施例5的情况相同的工序，就形成图53中示出的SRAM。
(实施例15)其次，使用图55～图57说明本发明的实施例15。图55是示出本发明的实施例15中的SRAM的剖面图。
参照图55，在本实施例15中，对多晶硅膜18进行分割，金属硅化物膜32只延伸到层间绝缘膜12上。除此以外的结构与图29中示出的实施例6中的SRAM相同。
其次，使用图56和图57，说明本实施例15中的SRAM的制造方法。图56和图57是示出本实施例15中的SRAM的制造工序的特征性的第1和第2工序的剖面图。
参照图56，经过与实施例6的情况相同的工序，直到形成绝缘膜29，其后，接着刻蚀多晶硅膜18。由此，除去位于层间绝缘膜12上的多晶硅膜18。
其次，参照图57，使用CVD法或溅射法等，在整个面上淀积金属硅化物膜32。其后，经过与实施例6的情况相同的工序，就形成图55中示出的SRAM。
(实施例16)其次使用图58和图59说明本发明的实施例16。图58是示出本发明的实施例16中的SRAM的剖面图。
参照图58，在本实施例16中，对多晶硅膜18进行分割，金属硅化物膜35只延伸到层间绝缘膜12上。除此以外的结构与图33中示出的实施例7中的SRAM相同。
其次，使用图59，说明本实施例16中的SRAM的制造方法。图59是示出本实施例16中的SRAM的特征性的制造工序的剖面图。
参照图59，经过与实施例7的情况相同的工序，直到形成绝缘膜34。其次，在图35中的多晶硅膜18上形成金属膜(图中未示出)，对其进行RTA等的热处理。由此，对位于层间绝缘膜12上的全部多晶硅膜18进行硅化处理。其后经过与实施例7的情况相同的工序，就形成图58中示出的SRAM。
(实施例17)其次，使用图60～图62说明本发明的实施例17。图60是示出本发明的实施例17中的SRAM的剖面图。
参照图60，在本实施例17中，对多晶硅膜18进行分割，金属硅化物膜37只延伸到层间绝缘膜12上。除此以外的结构与图39中示出的实施例8中的SRAM相同。
其次，使用图61和图62，说明图60中所示的本实施例17中的SRAM的制造方法。图61和图62是示出本实施例17中的SRAM的制造工序的特征性的第1和第2工序的剖面图。
首先，参照图61，经过与实施例7的情况相同的工序，直到形成绝缘膜34，接着对多晶硅膜18进行图形刻蚀。
其后，除去抗蚀剂14d，使用CVD法或溅射法等，在整个面上淀积金属硅化物膜37。其后，经过与实施例8的情况相同的工序，就形成图60中示出的SRAM。
(实施例18)
其次使用图63和图64说明本发明的实施例18。图63和图64是示出本实施例18中的SRAM的制造工序的特征性的第1和第2工序的剖面图。
在上述各实施例中，淀积非掺杂的多晶硅膜18，通过将杂质从p+杂质区10a2等扩散到该多晶硅膜18中来提高多晶硅膜18的导电性。但是，在本实施例18和后述的实施例19、20中，将p型杂质导入到与p+杂质区10a2相接的多晶硅膜18中，将n型杂质导入到与n+杂质区11a3和栅电极7相接的部分中的多晶硅膜18中。由此，与上述的各实施例的情况相比，可提高p型多晶硅部和n型多晶硅部的浓度，可降低这些部分的电阻。
参照图63，经过与实施例1、9或10相同的工序，直到形成多晶硅膜18。在该多晶硅膜18上涂敷抗蚀剂14f，对其进行图形刻蚀。由此，形成覆盖接触孔15a、16a的抗蚀剂14f。使用该抗蚀剂14f作为掩模，将p型杂质注入到多晶硅膜18中。由此，形成p型多晶硅部。
其次，在除去了抗蚀剂14f后，形成抗蚀剂14g，使其覆盖接触孔17a。使用该抗蚀剂14g作为掩模，将n型杂质注入到多晶硅膜18中。由此，形成n型多晶硅部。其后，经过与实施例1、9或10的情况相同的工序，就形成本实施例18中的SRAM。
(实施例19)其次，使用图65和图66说明本发明的实施例19。图65和图66是示出本实施例19中的SRAM的制造工序的特征性的第1和第2工序的剖面图。
本实施例19将实施例18的思想应用于上述的实施例2、11中的SRAM。参照图65，在经过与实施例2、11相同的工序直到形成了多晶硅膜18后，用与实施例18的情况相同的方法形成抗蚀剂14f。使用该抗蚀剂14f作为掩模，将p型杂质注入到多晶硅膜18、23中。
其次，参照图66，用与实施例18相同的方法形成抗蚀剂14g，使用该抗蚀剂14g作为掩模，将n型杂质注入到多晶硅膜18、23中。其后，经过与实施例2、11的情况相同的工序，就形成本实施例19中的SRAM。
(实施例20)其次，使用图67和图68说明本发明的实施例20。图67和图68是示出本实施例20中的SRAM的制造工序的特征性的第1和第2工序的剖面图。
本实施例20将实施例18的思想应用于实施例3～8或12～17中。
参照图67，经过与实施例3～8或12～17相同的工序，直到形成了多晶硅膜18。其次，用与实施例18相同的方法形成抗蚀剂14f。使用该抗蚀剂14f作为掩模，将p型杂质注入到多晶硅膜18中。
其次，参照图68，用与实施例18相同的方法形成抗蚀剂14g，使用该抗蚀剂14g作为掩模，将n型杂质注入到多晶硅膜18中。其后，经过与实施例3～8或12～17相同的工序，就形成本实施例20中的SRAM。
再有，上述的各实施例中，关于将本发明应用于CMOS型SRAM的情况进行了说明，但只要是具有连接不同的导电型的杂质区的布线的半导体装置，都可应用本发明。
权利要求
1.一种半导体装置，其特征在于，包括第1导电型的第1杂质区(11a3)，在半导体衬底(1)的表面上形成；第2导电型的第2杂质区(10a2)，与所述第1杂质区隔开一定间隔、在所述表面上形成；绝缘层(12)，在所述表面上形成，具有到达所述第1和第2杂质区的第1和第2接触孔(15a、17a)；非金属性导电膜(18)，通过所述第1和第2接触孔与所述第1和第2杂质区进行导电性连接，覆盖所述第1和第2接触孔内底部和侧部，分别与所述第1和第2杂质区相接；以及布线层，包括金属性导电膜(13)，该导电膜(13)不与该非金属性导电膜的所述第1和第2接触孔内底部的表面相接，而与所述非金属性导电膜连接。
2.如权利要求1中所述的半导体装置，其特征在于所述金属性导电膜(13)在所述绝缘层(12)上形成，在所述第1和第2接触孔(15a、17a)上具有贯通孔(13a、13c)。
3.如权利要求1中所述的半导体装置，其特征在于在位于所述第1和第2接触孔(15a、17a)内的所述非金属性导电膜(18)上分别形成第1和第2绝缘层(26、26)，所述金属性导电膜(25a)延伸到所述绝缘层(12)上和所述第1和第2绝缘层上。
4.一种半导体装置，其特征在于，包括第1导电型的第1杂质区(11a3)，在半导体衬底(1)的主表面上形成；第2导电型的第2杂质区(10a2)，与所述第1杂质区隔开一定间隔、在所述主表面上形成；以及布线，所述布线包括第1和第2导体部(18)，由不含金属的导电膜构成，通过第1和第2接触部(40、42)分别与所述第1和第2杂质区相接；以及第3导体部(13)，由包含金属的导电膜构成，不与位于所述第1和第2接触部的正上方的所述第1和第2导体部的一部分表面相接，通过所述第1和第2导体部与所述第1和第2杂质区进行导电性连接。
5.如权利要求4中所述的半导体装置，其特征在于所述第3导体部在所述第1和第2导体部的一部分表面上具有开口(13a、13c)。
6.如权利要求5中所述的半导体装置，其特征在于在所述主表面上形成具有到达所述第1和第2杂质区的第1和第2接触孔(15a、17a)的层间绝缘膜，所述第1和第2导体部在所述第1和第2接触孔内形成，分别具有延伸到所述第1和第2接触孔的侧壁上的第1和第2延伸部，所述第3导体部在所述层间绝缘膜上形成，在所述第1和第2接触孔上具有开口，与所述第1和第2延伸部连接。
7.如权利要求4中所述的半导体装置，其特征在于将用于提高该第1和第2导体部的导电性的杂质导入到所述第1和第2导体部中，所述第3导体部将用于防止所述杂质被所述第3导体部吸收的杂质扩散防止膜(26)夹在中间，延伸到所述第1和第2导体部的一部分表面上。
8.如权利要求7中所述的半导体装置，其特征在于在所述主表面上形成具有到达所述第1和第2杂质区的第1和第2接触孔的层间绝缘膜，所述第1和第2导体部(18、18)分别在所述第1和第2接触孔内形成，分别具有延伸到所述第1和第2接触孔的侧壁上的第1和第2延伸部，所述杂质扩散防止膜分别在所述第1和第2接触孔内形成，所述第3导体部与所述第1和第2延伸部连接。
9.如权利要求4中所述的半导体装置，其特征在于所述半导体装置具备存储单元，该存储单元包括一对驱动MOS晶体管；一对存取MOS晶体管；以及一对负载用MOS晶体管，所述驱动MOS晶体管或所述存取MOS晶体管具有所述第1杂质区，所述负载用MOS晶体管具有所述第2杂质区。
10.如权利要求4中所述的半导体装置，其特征在于所述第1和第2导体部包含导入了用于提高导电性的杂质的多晶硅膜，所述第3导体部包含金属硅化物膜。
11.一种半导体装置的制造方法，其特征在于，包括在半导体衬底(1)的主表面上隔开一定间隔形成第1导电型的第1杂质区(11a3)和第2导电型的第2杂质区(10a2)的工序；在所述主表面上形成由不含金属的导电膜构成的第1和第2导体部(18)的工序，其中，第1和第2导体部(18)通过第1和第2接触部(40、42)分别与所述第1和第2杂质区相接；以及在所述主表面上形成由包含金属的导电膜构成的第3导体部(13)的工序，其中，第3导体部(13)不与位于所述第1和第2接触部的正上方的所述第1和第2导体部的一部分表面相接，通过所述第1和第2导体部与所述第1和第2杂质区进行导电性连接。
12.如权利要求11中所述的半导体装置的制造方法，其特征在于所述形成第3导体部(13)的工序包括在所述主表面上形成层间绝缘膜(12)的工序；在所述层间绝缘膜上形成包含所述金属的导电膜(13)的工序；以及形成贯通包含所述金属的导电膜和所述层间绝缘膜分别到达所述第1和第2杂质区的第1和第2接触孔(15a、15b)的工序，形成所述第1和第2导体部(18)的工序包括形成所述第1和第2导体部(18)使其从所述第1和第2接触孔内延伸到所述第3导体部上并与所述第3导体部进行导电性连接的工序。
13.如权利要求11中所述的半导体装置的制造方法，其特征在于形成所述第1和第2导体部的工序包括在所述主表面上形成层间绝缘膜的工序；在所述层间绝缘膜中形成到达所述第1和第2杂质区的第1和第2接触孔的工序；在所述第1和第2接触孔内形成所述第1和第2导体部的工序；在所述第1和第2导体部中分别导入第1导电型的杂质和第2导电型的杂质的工序；以及在所述一部分表面上形成用于防止所述杂质被所述第3导体部从所述第1和第2导体部吸收的杂质扩散防止膜(26)的工序，所述第3导体部的形成工序包括形成所述第3导体部使其在所述层间绝缘膜上与所述第1和第2导体部进行导电性连接的工序。
14.如权利要求13中所述的半导体装置的制造方法，其特征在于所述第1和第2导体部包含多晶硅膜并延伸到所述层间绝缘膜上，所述第3导体部的形成工序包括形成金属膜使其覆盖所述第1和第2导体部和所述杂质扩散防止膜的工序；以及通过对所述金属膜进行热处理对没有被所述杂质扩散防止膜覆盖的所述第1和第2导体部的表面进行硅化处理来形成所述第3导体部(25)的工序。
全文摘要
在半导体衬底(1)的主表面上形成具有接触孔(15a～17a)的层间绝缘膜(12)。在层间绝缘膜(12)上形成金属硅化物膜(13)。形成多晶硅膜(18),使其从接触孔(15a～17a)内延伸到金属硅化物膜(13)上。利用该多晶硅膜(18)和金属硅化物膜(13)形成局部布线(19a)。
文档编号H01L21/768GK1229280SQ9811966
公开日1999年9月22日 申请日期1998年9月21日 优先权日1998年3月13日
发明者石田雅宏 申请人:三菱电机株式会社