专利名称：三维只读存储器的制作方法
本申请是与申请日为1996年10月17日、申请号为08/732,902的美国专利申请相应的中国专利申请。
本发明涉及集成电路领域，更确切地说，涉及集成电路中的只读存储器及其制造方法。
只读存储器是存放固定信息的器件，它的信息是在制造时或当用户使用时编程写入的。以往的只读存储器都布置在一个半导体衬底上的二维阵列中。在这阵列的每个交叉点上存在着一个存储元，该存储元提供一个电阻性、电感性、电容性、二极管型或使用有源元件的耦合机制。每个存储元代表一位数字信息。同时，每个存储元通过电信号和输入输出相连，这样可以保证极短的存取时间。只读存储器分成两种一种是掩模编程只读存储器(MPROM)，另一种是场编程只读存储器(EPROM)。MPROM的信息是在制造时通过掩模版来控制，另一方面，EPROM的信息由用户写入。
授予Koyoma的美国专利5,429,968(1995年7月4日)属于现有MPROM技术的一个例子。它使用场效应管作为存储元，通过调整场效应管的阈电压来改变存储元中的数字信息。通过调整离子注入量，不同地点的场效应管变成增强型或耗尽型的。在适当的电压下，增强型的场效应管是开启的而耗尽型的场效应管是导通的。通过探测不同位线上的电流，可以读出不同地点的数字信息。因为这些场效应管只能形成在半导体衬底上，所以这个MPROM只能布置成二维结构。
另一方面，EPROM一般使用一个电阻性的耦合机制来代表数字信息。具有代表性的电阻性耦合机制包括熔丝(fuse)和反熔丝(antifuse)。授予Hamdy等的美国专利4,899,205(1990年2月6日)描述了一个利用硅-硅反熔丝作为编程元件的二维EPROM。在这个结构中，反熔丝和存取场效应管的源/漏集成在一起形成存储元。因为存取场效应管必须生长在半导体衬底上，所以使用硅-硅反熔丝的EPROM只能布置成一个二维阵列。使用这种结构时，单位面积芯片上的数字信息量受到存取场效应管的大小的限制。授予Roesner等的美国专利4,442,507(1984年4月10日)描述了另一种场编程只读存储器。它使用肖特基二极管堆作为存储元。它的一条地址选择线是由多晶硅生成的，另一条地址选择线是由铝生成的。因为多晶硅的生成温度至少需要600℃，而铝能承受的最高温度是450℃。所以多晶硅不能生长在铝上面。因此，此存储器只能使用一层EPROM。也就是说，存储密度受限。
如上所述，由于现有技术中的只读存储器的存储元形成在半导体材料构成的衬底上，也就是说，现有技术只能把集成电路中的存储元布置在二维空间中，从而使只读存储器的存储密度受到极大限制。此外，现有技术中由多晶硅形成的字线还存在着电阻率大、存取速率较慢的缺点。
为了提高集成电路中只读存储器的存储密度，本发明人从提高存储元的设置维度的角度出发，在改变存储元的构成材料的基础上，将存储元以三维形式设置，从而既能提高存储密度，又能改善存取速度。要以三维形式生成存储元，就意味着只读存储器有多层相叠的存储层，每个存储层都有多个存储元以及相应的字线及位线。多个存储层的相叠要求下层的存储层必须为上层存储层提供一个很好的基础。随着化学机械抛光(CMP)技术的出现，这一要求可以很容易地达到。
本发明的第一个目的是提供一种新型的、以三维形式生成的只读存储元；本发明的第二个目的是提供一种三维只读存储器；本发明的第三个目的是提供一种三维只读存储器的制造方法。
为了解决现有技术中存在的上述问题，本发明提出了一种三维只读存储元、具有这种存储元的三维只读存储器及其制造方法。
本发明的只读存储元包括含有金属材料的第一电极；含有金属材料的第二电极；以及夹在所述第一和第二电极之间的准导通膜。
本发明的三维只读存储器包括一半导体衬底和形成在所述半导体衬底上的选址器，其特征在于还包括至少一个叠置在所述衬底上的只读存储层，每一只读存储层包括多个含有金属材料的第一和第二地址选择线；多个只读存储元，每个存储元包括与第一地址选择线相连的第一电极和与第二地址选择线相连的第二电极；一个位于所述相邻两层只读存储层之间的层间绝缘膜；以及多个形成在所述只读存储层和半导体衬底之间、用于提供所述只读存储层和所述半导体衬底之间的连接的层间连接通道口和接触通道孔。
本发明的三维只读存储器的制造方法包括下列步骤1)在一半导体衬底上形成选址器及其它晶体管电路；2)在形成有选址器的半导体衬底上形成绝缘介质膜；3)在上述绝缘介质膜上形成接触通道孔和层间连接通道口；4)在上述形成有接触通道孔和层间连接通道口的绝缘介质膜上形成第一存储层；5)在所述第一存储层上形成绝缘膜；6)在所述绝缘膜上形成层间连接通道口，以及7)形成第二存储器；重复步骤5)～7)以形成多个存储层。
由于本发明的只读存储元的两个电极均由金属材料组成，从而不仅不占据半导体衬底上的空间、使得三维只读存储器的制造成为可能，而且与至少一个电极由半导体材料制成的存储元相比，还有电阻率小、存储速度较快的优点。
本发明的只读存储器把存储元布置在三维空间上，从而大大提高了存储器的存储密度和容量，而且由于本发明的三维只读存储器可以和其它半导体电路集成在一起，从而提高了它们之间的数据/指令传输速率，缩短了存取时间。
本发明的三维只读存储器的制造工艺可以与常规的半导体制造工艺相兼容。因此，可以用标准的半导体生产设备及流程来制造。
以下将结合附图对本发明的三维只读存储器及其制造方法作详细说明。其中，
图1是表示一个含有二个存储层的3D-ROM的透视图。
图2是表示一个3D-MPROM芯片衬底上的电路图。该电路提供选址和读功能。
图3是表示一个3D-EPROM芯片衬底上的电路图。该电路提供选址、编程和读功能。
图4是表示一个3D-ROM存储元的断面图。
图5A～5C是表示几个MPROM膜的断面图。
图6A～6E是表示几个3D-MPROM存储元的断面图。
图7表示在一个最难读情形条件下的一个4×4存储元阵列，○代表0，×代表1。
图8是表示3D-MPROM膜的逻辑“0”和逻辑“1”的伏-安特性曲线。
图9A是描述第一种EPROM膜的断面图；图9B是描述第二种EPROM膜的断面图；图9C是描述第三种EPROM膜的断面图。
图10A是表示一种3D-EPROM存储元的断面图；图10B是表示另一种3D-EPROM存储元的断面图。
图11表示准导通膜、反熔丝膜和EPROM膜的伏-安特性曲线。
图12A是表示在一种3D-ROM存储层中的第一种布线的俯视图；图12B是表示在一个3D-ROM存储层中的第二种布线的俯视图；图12C是表示在一个3D-ROM存储层中的第三种布线的俯视图。
图13是表示第一种3D-ROM存储器结构的断面图。
图14是表示第二种3D-ROM存储器结构的断面图。
图15A～15B是表示第三种3D-ROM存储器结构的断面图。
图1所示为一个2×2×23D-ROM。这里，符号l×m×n3D-ROM是指一个含有l个存储层、m条字线和n条位线的3D-ROM。这个3D-ROM生长在一个半导体衬底10上，它有二个存储层100、200。设衬底面为XY平面，每个存储层平面都与衬底面平行。存储层200叠在存储层100上面，即沿Z方向叠置。每个存储层由一个2×2存储元阵列、两条沿X方向地址选择线和两条沿Y方向地址选择线所组成。X方向上的地址选择线称为字线，它们包括在存储层100上的字线101、102和在存储层200上的字线201、202。Y方向上的地址选择线称为位线，它们包括存储层100上的位线111、112和存储层200上的位线211、212。字线和位线的交叉处设有存储元，如121～124、221～224。每个存储元能存储一位二进制信息并在字线和位线之间提供一种耦合机制。这种耦合机制包括电阻性、电感性、电容性、二极管型或使用有源元件的耦合机制。每个存储元通过改变耦合机制的大小来代表一位二进制信息。对选定的存储元，地址选择线提供编程/读的路径。
图1还示出了衬底10和不同存储层中的地址选择线的连接方式。存储层100中，字线101、102通过接触通道孔101a、102a在接触点131、132与衬底10连接。另一方面位线111、112通过接触通道孔111a、112a在接触点141、142与衬底10连接。类似地，存储层200中，字线201、202通过接触通道孔201a、202a在接触点231、232与衬底10连接。另一方面，位线211、212通过接触通道孔211a、212a在接触点241、242与衬底10连接。为了让存储层200和衬底10相连接，地址选择线需要加以延伸，譬如说，位线211必须延伸越过接触通道孔111a直至接触通道孔211a，这样才不致损坏位线111或接触通道孔111a。
图2表示一个2×2×23D-MPROM的一种选址/读的电路图。因为要用晶体管来完成选址和读的功能，这个选址/读的电路需要建在一个半导体衬底10上面。它由一个Z地址译码器190、两个X地址译码器160、260及两个Y地址译码器170、270所组成。Z地址译码器190含有X地址输入191、Y地址输入192、Z地址输入193。这些输入都和半导体集成块的输入管脚或别的一些电路连在一起。
为了选址/读一个存储元(例如，图1中的存储元121)中储存的信息，必须在X、Y和Z地址输入191、192、193上加上适当的电压，以使存储元121上所加的电压等于读电压VR。在Z地址输入193上加的电平信号可以实现以下两个电信号的连接一个是在X地址输入191和X地址输入1(161)之间，另一个是在Y地址输入192和Y地址输入1(171)之间。因此，当X地址输入191上的选址信号和Y地址输入192上的选址信号被分别输入到X地址译码器1(160)和Y地址译码器1(170)上时，只有存储层100上的选址线的电压才会相应地改变。同时，Z地址输入193上的电平信号使X地址译码器1(160)的输出1(164)和Z地址译码器190的输出196之间实现连接。
X地址译码器1(160)上的选址信号把接触点131上的电压提高到读电压VR的一半，VR/2。同时，Y地址译码器1(170)上的选址信号把接触点141上的电压降到负的1/2个读电压，-VR/2。通过接触通道孔101a和111a，字线101上的电压因此也被提高到VR/2，位线111上的电压降到-VR/2。因此，一个读电压VR被加在存储元121的两端。对于存储元121不同的状态，字线101上有不同的电流。输出信号从输出1(164)传到输出196，然后再传到输出管脚。于是，可读出存储元121中储存的信息。
图3是一个选址/读/编程的电路图，该电路图表示一个2×2×2的3D-EPROM。与图2的电路类似，此电路也形成在一个半导体衬底10上面。它包括Z地址译码器190、两个X地址译码器160、260和两个Y地址译码器170、270。除了X、Y、Z地址输入191、192、193以外，Z地址译码器190还包括输出196、编程实现PGM 195、一个电压是编程电压一半(VPP/2)的电源197和一个电压是负的编程电压一半(-VPP/2)的电源198。
3D-EPROM的读操作和3D-MPROM的读操作类似。3D-EPROM的编程可以用如下方式进行，譬如说，为了对图1中的存储元224编程，Z地址输入193应使X地址输入191、Y地址输入192、VPP/2电源197、-VPP/2电源198和PGM 195与它们在X地址译码器2(260)和Y地址译码器2(270)上的相应的终端连接。然后通过接触点232、242在X、Y选址线上的信号选择字线202和位线212。当PGM195被选中后，字线202的电压升到VPP/2，位线212的电压降到-VPP/2，同时其它选址线都接地。因为存储元224位于字线202和位线212的交叉处，其上所加的电压为一个编程电压VPP。因而，存储元224被编程。另一方面，别的存储元上所加的电压仅为VPP/2，它们继续处于其未编程的状态。
图4表示本发明的一个3D-ROM存储元的断面图。它有一个顶电极501、一个ROM膜502、一个底电极503和一个场区504。顶电极501被用来作一条选址线，譬如说，用作位线。它由金属材料组成。这里金属材料指金属元素、金属合金和金属化合物，譬如说，厚度在0.2～2μm之间，最好是0.5μm的铝或铜。在顶电极501和ROM膜502之间，还可有一层隔挡金属膜，譬如说，TiW。这层隔挡膜可防止顶电极501和ROM膜502之间发生反应。底电极503可用作另一条选址线，譬如说，字线。它也包含金属材料，譬如说，厚度在0.2～2μm之间，最好是0.5μm的铝或铜。在底电极503和ROM膜502之间也可有一层隔挡膜，譬如说，TiW。这层隔挡膜可防止底电极503和ROM膜502之间发生反应。
ROM膜502代表了存储在这个存储元中的数字信息。在MPROM中ROM膜被称为MPROM膜。如果MPROM膜在读电压下处于高电阻状态，则它代表了“0”逻辑。相应地，“0”逻辑的MPROM膜被称为阻挡膜。另一方面，如果MPROM膜在读电压下处于低电阻状态，则它代表了“1”逻辑。相应地，“1”逻辑的MPROM膜被称为准导通膜。使用“准导通膜”的原因将在图7和图8中更详细地解释。
在EPROM中，ROM膜被称作EPROM膜。EPROM膜含有一个准导通膜和一个反熔丝膜。准导通膜和3D-MPROM中的准导通膜有相同的特性。反熔丝膜在编程之前为高电阻状态，编程后它不可逆地转换成低电阻状态。对一个才出厂的EPROM芯片，其反熔丝膜是完整的。因此，EPROM膜处于高电阻状态，并代表“0”逻辑，编程后反熔丝膜变成了低电阻态，相应地，EPROM膜变成了一个准导通膜，并代表“1”逻辑。不同的存储元通过场区504互相分开。场区504由绝缘材料(例如，氧化硅)构成。其厚度在0.2～2μm之间，最好是0.5μm。
图5A～5C表示几种MPROM膜。
图5A表示一种适合于作为“0”逻辑存储元的MPROM膜。这个MPROM膜含有一个阻档电流流过的绝缘介质502a，譬如说，它可以是利用PECVD方法生成的氧化硅，其厚度在0.02～2μm之间，最好是0.5μm。
图5B～5C表示两种适合于作为“1”逻辑的MPROM膜。它含有一个准导通膜。准导通膜具有一个非线性电阻特性a)在读电压下它处于低电阻状态；b)当受到一个大小比读电压小或方向和读电压相反的电压时它的电阻明显增大。图7和图8将对此作详细解释。
图5B显示了一个用作“1”逻辑的准导通膜502b。它含有非晶硅，厚度在5～500nm之间，最好是100nm。非晶硅可用以下办法生成，如溅射，发光放电法。如果选址线由耐熔性金属组成，也就是说，它可以承受一个较高温度的热处理，那么多晶硅可以被用作准导通膜。非晶硅膜可以是不掺杂的或掺杂的。因为非晶硅有指数形的伏-安特性曲线，一般说来，它可以满足以上论述中所提出的对准导通膜伏-安特性曲线的要求。另一方面，保护性陶瓷材料，特别是保护性氧化物，也有指数形的伏-安特性曲线，因此，它们也可用来作准导通膜502b。这里，保护性陶瓷材料是指Piiling-Bedworth比大于1的陶瓷材料(J.Shackelford,“Introduction to Materials Science for Engineers”，第二版，609-610页，1988)。一些保护性陶瓷材料的例子包括Be,Cu,Al,Cr,Mn,Fe,Co,Pd,Pb,Ce,Sc,Zn,Zr,La,Y,Nb,Rh和Pt的氧化物。保护性陶瓷材料通常可用以下办法形成1．沉积法。譬如说，CVD，溅射；2．生成法。譬如说，热氧化法、等离子体氧化法、阳极氧化法等方法。保护性陶瓷材料的厚度在2～200nm之间，最好是10nm。其它可做准导通膜502b的材料包括非晶锗、碳、碳化硅等等。
图5C表示了另外一种作为“1”逻辑存储元的准导通膜502b。它由一个非晶硅的p-n结二极管做成。如果选址线是难熔性金属，则可以使用多晶硅p-n结二极管。p层502bb和n层502ba的厚度在20～300nm之间，最好是60nm。p-n结正反两向之间的电阻相差极大，因此，p-n结二极管可以满足准导通膜的条件。相应地，它可以作为“1”逻辑存储元。除了p-n结二极管，p-i-n结也可以用作准导通膜502b。图7和图8将更详细讨论使用p-n结或p-i-n结的好处。
图6A～6E表示了几种3D-MPROM存储元的结构。图6A适合于作“0”逻辑，图6B～6E适合于作“1”逻辑或“0”逻辑，最好是“1”逻辑。
图6A表示了一种存储元的断面图。这个存储元适合于“0”逻辑，相应地，MPROM膜502是阻挡膜502a。此阻挡膜可以是场区504的延伸。它可以由一个厚的绝缘材料构成。因为阻挡膜的存在，顶电极501和底电极503之间没有电流通过。因此，顶电极501和底电极503之间表现高电阻。
图6B～6E表示了另外四种3D-MPROM存储元的断面图。它们和金属-金属反熔丝元有类似的结构。在场区504中形成一个通道孔505，然后MPROM膜502在通道孔505里面、下面或上面形成。根据这个存储元的逻辑状态，MPROM膜可以是表示“0”逻辑的阻挡膜或“1”逻辑的准导通膜。
图6B表示了一种3D-MPROM存储元的断面图。这里，MPROM膜502是形成在通道孔505里的。制造这个存储元的工艺过程如下首先形成底电极503，然后沉积场区膜504，并蚀刻场区膜504以形成通道孔505，在此之后，MPROM膜502和顶电极501依次生成在通道孔505里面，最后将顶电极501和MPROM膜502蚀刻成形。
图6C表示了另一种3D-MPROM存储元的断面图。这里MPROM膜502形成在通道孔505上面。制造这个存储元的工艺过程如下首先形成底电极503、沉积场区504、蚀刻出通道孔505，然后在通道孔505中填充例如由钨构成的孔塞506，并将钨和周围的场区504的材料抛光，最后沉积和蚀刻MPROM膜502和顶电极501。
图6D表示了另一种3D-MPROM存储元的断面图。这里MPROM膜502形成在通道孔505下面。制造这个存储元的工艺过程如下首先形成底电极503和MPROM膜502，然后沉积场区膜504，并蚀刻出通道孔505。在通道孔505形成后，暴露出MPROM膜502的一部分上表面。最后沉积顶电极膜并蚀刻出顶电极501。
图6E表示了另一种3D-MPROM存储元的断面图。这个存储元和图6D中的存储元的差别是在MPROM膜502和顶电板501之间形成有一个顶缓冲膜508。这个顶缓冲膜508含有导体，譬如说，厚度在50～500nm之间，最好是100nm的钨。该顶缓冲膜的作用是在打开通道孔505时，可以防止MPROM膜502被过度蚀刻。
图7表示了一个处于最难读状态下的n×n存储元阵列。此时，要读的存储元是600aa，它处于“0”逻辑状态，其它所有存储元都处于“1”逻辑状态。作为一个例子，读的时候，字线400a上的电压升至VR/2，位线500a上的电压降至-VR/2，其它所有的选址线悬浮。图8表示了“0”逻辑状态的ROM和“1”逻辑状态的ROM的伏-安特性曲线。对“0”逻辑和“1”逻辑存储元来说，电流电压之间具有非线性关系，同时反向电流比正向电流要小或近似相等。这种伏-安特性的好处将在下面详细讨论。
当读存储元600aa(“0”逻辑)时，字线400a上的电压是VR/2，位线500a上的电压是-VR/2，因此，通过存储元600aa的电流对字线400a上的电流的贡献是I600aa=I“0”逻辑(VR)字线400a上还有其它电流，它们来自别的线路，如600ab→600bb→600ba。如果一层单一的非晶硅膜被用作准导通膜502b，那么，它的反向伏-安特性曲线和正向伏-安特性曲线类似。在这种情形下，每个“1”逻辑存储元，如600ab、600bb、600ba上的电压降大约是1/3个读电压。因此，通过线路600ab→600bb→600ba的漏电流大约是I“1”逻辑(VR/3)。因为该存储层中有n×n个存储元，在最难读情形下，有n个像600ab→600bb→600ba一样的漏线路。因此，在最难读情形下，在字线400a上的其它电流大约是I其它≈I“1 ”逻辑(VR/3)×n.
总的说来，“0”逻辑情形下在字线400a上的电流是总的说来，“0”逻辑情形下在字线400a上的电流是I“0”逻辑字线≈I600aa+I其它=I“0”逻辑(VR)+I“1”逻辑(VR/3)×n.
在另一种最难读情形下，“1”逻辑的字线电流是I“1”逻辑字线=I“1”逻辑(VR)。这个最难读情形是指我们感兴趣的存储元处于“1”逻辑状态，而其余各存储元处于“0”逻辑状态。这些处于“0”逻辑状态的存储元对字线电流的贡献很小。
为了区别“0”逻辑和“1”逻辑，我们希望I“1”逻辑字线＞I“0”逻辑字线即I“1 ”逻辑(VR)＞I“0”逻辑(VR)+I“1”逻辑(VR/3)×n.
一般说来I“0”逻辑(VR)＜＜I“1”逻辑(VR)，因此，作为一个估算，
因为一个存储层中的存储容量是n2，方程(1)对一个存储层中的存储容量提出了一个估计。
根据方程(1)，存储容量的大小依赖于准导通膜的伏-安特性曲线的非线性特性。如果准导通膜有一个指数型的伏-安特性曲线，只读存储器可以有很大容量。
如果加在准导通膜上的电压和读电压方向相反时，准导通膜有较高的电阻(图8)，例如，非晶硅p-n结二极管。对于最难读状态下的“0”逻辑，其电流会更小。这是因为对于象600ab→600bb→600ba之类的漏电路来说，600bb上所受的电压是反向电压，因此，漏电流远远小于I“1”逻辑(VR/3)。相应地，n可以远大于由方程(1)所设的上限，也就是说，存储容量会更大。
图9A～11是关于3D-EPROM的描述。3D-EPROM和3D-MPROM的不同之处在于所有的3D-EPROM存储元有相同的结构，它们最初都在“0”逻辑状态，或者说，未编程状态；用户可以选择性地进行地址编程，使其转换成“1”逻辑状态。EPROM膜含有一个准导通膜和一个反熔丝膜。准导通膜和3D-MPROM中的“1”逻辑准导通后变成低电阻。图9A～9C给出了一些例子。
图9A表示了一个3D-EPROM存储元的EPROM膜502c。它含有一个准导通膜502cb和一个反熔丝膜502ca。此准导通膜502cb类似于3D-MPROM中使用的准导通膜，如图5B中表示的准导通膜。反熔丝膜502ca由非晶硅或保护性陶瓷构成，例如，厚度在3～100nm之间，最好是10nm的氧化铬。图11表示了准导通膜502cb、反熔丝膜502ca和未编程的EPROM膜502c的伏-安特性曲线。反熔丝膜502ca在一个适当的编程电压VPP和编程电流IP下被编程。选择适当的VPP和IP是为了避免损伤准导通膜502cb。编程后反熔丝膜502ca被转换成低电阻状态，相应地，EPROM膜的伏-安特性曲线类似于准导通膜502cb的伏-安特性曲线。因此，存储元进入“1”逻辑状态。
图9B表示另一个3D-EPROM的EPROM膜502c。这里EPROM膜502c包含一个p-n结二极管502cb和反熔丝膜502ca。此p-n结二极管502cb(即准导通膜)类似于图5C中表示的p-n结二极管。它由一个p掺杂的硅区域502cbb和n掺杂的硅区域502cba组成，厚度在50～500nm之间，最好是60nm。反熔丝膜502ca可以形成在准导通膜的下面或上面。除了p-n结二极管具有更理想的导通特性外，此3D-EPROM的操作类似图9A中的3D-EPROM。
图9C表示了另一个3D-EPROM的EPROM膜502c。这里一中间缓冲膜502cc被嵌在准导通膜502cb和反熔丝膜502ca之间。它由耐熔性金属构成，例如，厚度在10nm～2μm之间的钨。在反熔丝膜502ca的编程过程中，会产生局部焦尔热。这个焦尔热会使反熔丝膜502ca的温度升高。在加入了中间缓冲膜502cc之后，可防止其对准导通膜502cb产生热损伤。此存储元的编程和读操作类似于图9A和图9B中的存储元。
除了将图6A～6E中的准导通膜502b用EPROM膜502c置换外，3D-EPROM的存储元完全可以使用图6A～6E的结构。对于图9C中的EPROM膜，图10A和图10B表示了另外一些相应的EPROM存储元结构。对那些熟悉本专业的技术人员来说，图10A和图10B中的准导通膜502cb和反熔丝膜502ca的位置可以互换。
图10A表示了一个3D-EPROM的存储元。它有一个底电极503、一个准导通膜502cb、一个中间缓冲膜502cc、一个反熔丝膜502ca和一个顶电极501。它的制造步骤包括淀积并蚀刻底电极503和准导通膜502cb；淀积绝缘介质膜504；蚀刻绝缘介质膜504以形成窗505从而暴露一部分准导通膜502cb；在窗505中间填充中间过度膜502cc，最后形成反熔丝膜502ca和顶电极501。图10B表示了另一个3D-EPROM存储元。这个存储元的制造步骤为淀积底电极503、准导通膜502cb和中间缓冲膜502cc；蚀刻中间缓冲膜502cc和准导通膜502cb；蚀刻底电极503；淀积场区介质膜504；蚀刻场区介质膜504以形成通道孔505从而暴露一部分中间缓冲膜502cc；最后淀积和蚀刻反熔丝膜502ca和顶电极501。
图12A～12C表示在一个3D-ROM存储层中的几种版图俯视图。在这些版图中，字线450a～450d沿X方向，位线470a～470c沿Y方向。接触通道孔460a～460d提供字线与衬底上的晶体管之间的连接。
图12A表示了第一种版图，这里所有的接触通道孔460a～460d落在一条直线上。图12B表示了第二种版图，这里接触通道孔被分成两组A组460a和460c；B组460b和460d。B组接触通道孔离A组接触通道孔有一段距离，因此所有的接触通道孔460a～460d落在两条直线上。因为接触通道孔变得相互较为稀疏，译码器的设计可以变得更简单一些。图12C表示了第三种版图，其接触通道孔也被分成两组C组460a和460c；D组460b和460d。C组和D组的接触通道孔放在字线的两端，因此选址器的设计变得更简单。
图13表示了一个3D-ROM存储器的断面图。这里以一个3D-MPROM结构作为例子。制造这个存储器的工艺过程包括首先在半导体衬底10上形成晶体管。那些熟悉本专业的技术人员应该知道这些晶体管可以通过标准的半导体工艺流程制造。这些晶体管提供选址/读的功能。在形成有晶体管的衬底10上生成绝缘介质膜20。这个绝缘介质膜20可以是氧化硅，也可以是一些其它更先进的介质系统。这些更先进的介质系统可以更成功地填充空隙。绝缘介质膜20可以使用诸如CMP的方法来平面化。此后接触通道孔101a和层间连接通道201a3通过RIE等方法形成。在此平面化的表面上形成一导体，然后通过图形转换形成第一字线101，同时还形成了一个基座201a2。字线101可以含有高导电性的金属，譬如说，铝或铜。另一绝缘膜30形成在字线101上并且被平面化。这时通过图形转换把数字信息转换到绝缘膜30上，如果分别要在地址123和121上产生“0”逻辑和“1”逻辑，在123和121上的掩模版图形应分别是不透明的和透明的。因此曝光后只有在121上的抗蚀膜才会被清除掉。通过RIE形成通道孔，并且暴露了一部分字线101。紧接着形成准导通膜121以及位线111和112。在此之后，另一绝缘膜40在位线111和112上形成，它能够用诸如CMP的方法平面化，并为第二存储层200提供一个平整的基础。
第二个存储层200可用类似的方法形成，但需要增加一个步骤来形成层间连接通道口201a1。201a1提供存储层200上的字线201和存储层100上的基座201a2之间的连接。因此，第二存储层200通过接触通道孔201a和衬底10产生电连接。当第二个存储层生成之后，继续使用CMP抛光技术平整晶片表面。重复以上的步骤，就制造出一个多层3D-ROM。
以上的描述是以图6A和图6B中的存储元作为例子进行的，熟悉本专业的技术人员应该了解以上的工艺步骤和结构对图6C～6E中的存储元同样也可以使用。
图14表示了另一种3D-ROM存储器的断面图。以一个3D-MPROM作为例子，从图2中可以看到，X、Y选址器要占据一定的面积。相应地，接触点131和231之间的距离必须超过一定的值。为了保持3D-ROM的存储容量，可以在衬底10和第一个存储层100之间增加至少一个布线层109b。此布线层109b把存储层100上的接触点131从存储层200的接触点231处移开。因此可以节约更多的芯片面积。相应地，存储容量也可以增加。
图15A～15B表示了另一种3D-ROM存储器的断面图。这里，通过将不同层上的地址选择线串联在一起，可以减少选址线和衬底10之间的接触点数目。当接触点数目减少时，选址器的复杂性也相应地减少。相应地，3D-ROM的可制造性也提高了。采用在图13和图14中的方法，一个l×m×n的3D-ROM有l×(m+n)个接触点。但是一个l×m×n的存储器，其最少的接触点数目可以是
譬如说，一个4×3×3的3D-ROM可以只用6个字线接触点和6个位线接触点。
图15A表示了该3D-ROM存储器垂直于位线482a～482d的断面图。在这个3D-ROM中有四个存储层500a～500d。字线480a～480d分为两组A组480a和480b；B组480c和480d。每组中的字线串联在一起，并共同使用一个到衬底10的接触通道孔。譬如说，字线480b和480a之间通过金属塞490b连接在一起，然后通过接触通道孔490a和衬底10相连接。类似地，字线480d和480c通过金属塞490d连接在一起，然后通过接触通道孔490c和衬底10相连接。图15B表示了该3D-ROM存储器垂直于字线480a～480d的断面图。位线482a～482d分为两组C组482a和482c；D组482b和482d。每组中的位线串联在一起，并共同使用一个到衬底10的接触通道孔。譬如说，位线482c和482a之间通过金属塞492c连接在一起，然后通过接触通道孔492a和衬底10相连接。类似地，位线482d和482b通过金属塞492d连接在一起，然后通过接触通道孔492b和衬底10相连接。总的说来，使用这种方法可以使位线和字线与衬底10的接触点的数目减半。
图13～15B以3D-MPROM为例描述了3D-MPROM的结构。这些结构对3D-EPROM来说也适用。唯一的差别是，对于3D-EPROM的所有存储元，都要蚀刻出窗口并形成EPROM膜；该EPROM膜含有准导通膜和反熔丝膜，而不是像3D-MPROM一样只含有准导通膜。除此之外，所有的制造工艺步骤均可适用。
由于3D-ROM存储器具有极大的存储容量，故可以应用在很多领域。譬如说，如今计算机使用它的大部分硬盘空间来存储软件，而这些软件很少被改变，因此很多硬盘资源被浪费了。使用CD-ROM可以部分地缓和这个问题，但是CD-ROM的读取时间很长。3D-ROM存储器具有大的存储容量和很快的读取时间，因此是一个理想的存储软件的器件。一个使用3D-ROM来存储软件的计算机，可以放宽对硬盘容量的要求。当3D-ROM存储器被用作计算机软件的存储元件时，可以使用单独的3D-ROM存储芯片也可以把3D-ROM集成在中央处理器(CPU)上。另一个3D-ROM存储器的应用是灵敏卡，也叫做安全卡。灵敏卡可以存储大量个人信息，并且在不远的将来可以取代身份证、电话磁卡、信用卡等等。在灵敏卡中有些信息需要永久保留，而另一些信息需要随时替换，因此可以把本发明的MPROM0、EPROM和其它一些非易失性存储器，譬如说，E2PROM，集成在单个3D-ROM芯片上，并使用它作为灵敏卡。譬如说，E2PROM和本发明的选址器可以生成在半导体衬底上，然后，可以在它们上面生成本发明的MPROM和EPROM。因为本发明的MPROM和EPROM造价低、集成度高，把E2PROM、MPROM和EPROM用三维形式集成在一起的灵敏卡在不久的将来可发现它们的市场。
虽然以上说明书具体描述了本发明的一些实例，熟悉本专业的技术人员应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，譬如说，以上说明书中对各实施例的描述是以正逻辑为基础的，熟悉本专业的普通技术人员都知道，如果把“0”逻辑和“1”逻辑互换，本发明也可用于负逻辑。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。
权利要求
1．一种集成电路中的只读存储元，其特征在于具备含有金属材料的第一电极(501)；含有金属材料的第二电极(503)；以及夹在所述第一和第二电极之间的准导通膜(502)。
2．根据权利要求1所述的只读存储元，其特征在于所述准导通膜(502)是由一半导体材料构成的。
3．根据权利要求2所述的只读存储元，其特征在于所述半导体材料为碳、硅、锗、锡、砷化镓。
4．根据权利要求2所述的只读存储元，其特征在于所述半导体材料是掺杂的。
5．根据权利要求1所述的只读存储元，其特征在于当存储元上电压的方向和读电压的方向相反时，准导通膜(502)有较高的电阻。
6．根据权利要求5所述的只读存储元，其特征在于所述准导通膜(502b)由第一半导体膜(502ba)和第二半导体膜(502bb)组成，其中，第一半导体膜(502ba)和第二半导体膜(502bb)是反向掺杂的。
7．根据权利要求1所述的只读存储元，其特征在于所述准导通膜(502)有非单晶结构。
8．根据权利要求1所述的只读存储元，其特征在于还具有形成在第一电极(501)和第二电极(503)间的反熔丝膜(502ca)。
9．根据权利要求8所述的只读存储元，其特征在于还具有形成在反熔丝膜(502ca)和准导通膜(502cb)之间的缓冲膜(502cc)，该缓冲膜(502cc)含有金属材料。
10．根据权利要求8所述的只读存储元，其特征在于所述反熔丝膜(502ca)含有非单晶硅。
11．根据权利要求8所述的只读存储元，其特征在于所述反熔丝膜(502ca)含有保护性陶瓷材料。
12．一种三维只读存储器，包括一半导体衬底(10)和形成在所述半导体衬底上的选址器，其特征在于还包括至少一个叠置在所述衬底(10)上的只读存储层(100、200、……)，每一只读存储层包括多个只读存储元(121、122、123、124……)，每个存储元包括与第一地址选择线(111、112……)相连的第一电极(501)和与第二地址选择线(101、102……)相连的第二电极(503)；一个位于所述相邻两层只读存储层之间的层间绝缘膜(40)；以及多个形成在所述只读存储层(100、200、300)和半导体衬底(10)之间、用于提供所述只读存储层(100、200、300)和所述半导体衬底(10)之间的连接的接触通道孔和层间连接通道口(101a、102a、111a、112a、201a、202a……)。
13．根据权利要求12所述的三维只读存储器，其特征在于至少一个存储元的第一电极(501)和第二电极(503)之间含有一个准导通膜(502)。
14．根据权利要求12所述的三维只读存储器，其特征在于还具有形成在所述存储元的第一电极(501)和第二电极(503)之间的反熔丝膜(502ca)。
15．根据权利要求12所述的三维只读存储器，其特征在于该只读存储层还含有多条字线(450a、450b……)和第一接触通道孔(460a、460b……)等，该字线通过所述第一接触通道孔和半导体衬底10耦合；该半导体衬底含有多个第一接触点，所述第一接触通道孔在这些第一接触点处和半导体衬底接触；这些第一接触点落在至少一条直线上。
16．根据权利要求12所述的三维只读存储器，其特征在于该只读存储层还含有多条位线(470a、470b……)和第二接触通道孔，该位线通过所述第二接触通道孔和半导体衬底(10)相连；该半导体衬底含有多个第二接触点，所述第二接触通道孔在这些第二接触点处和半导体衬底接触；所述多个第二接触点落在至少一条直线上。
17．根据权利要求12所述的三维只读存储器，其特征在于只读存储层的总数目大于2，并包括第一只读存储层(100)和第二只读存储层(200)，所述第一只读存储层含有第一字线和第一位线，并和衬底(10)上的第一选址器耦合；所述第二只读存储层含有第二字线和第二位线，并和衬底(10)上的第二选址器耦合。
18．根据权利要求17所述的三维只读存储器，其特征在于还具有至少一个布线层，该布线层与第一只读存储层(100)上的地址选择线耦合，并与衬底(10)上的第一选址器耦合；该布线层与第二只读存储层(200)上的地址选择线耦合，并与衬底(10)上的第二选址器耦合。
19．根据权利要求17所述的三维只读存储器，其特征在于第一字线和第二字线串联在一起。
20．根据权利要求17所述的三维只读存储器，其特征在于第一位线和第二位线串联在一起。
21．根据权利要求12所述的三维只读存储器，其特征在于层间绝缘膜(40)是平面化的。
22．一种三维只读存储器的制造方法，包括下列步骤1)在一半导体衬底(10)上形成选址器及其它晶体管电路；2)在形成有选址器的半导体衬底(10)上形成绝缘介质膜(20)；3)在上述绝缘介质膜(20)上形成接触通道孔(101a,……)和层间连接通道口(201a3,……)；4)在上述形成有接触通道孔和层间连接通道口的绝缘介质膜上形成第一存储层(100)；5)在所述第一存储层(100)上形成绝缘膜(40)；6)在所述绝缘膜(40)上形成层间连接通道口(201a1,……)，以及7)形成第二存储层(200)；重复步骤5)～7)以形成多个存储层。
23．根据权利要求22所述的一种三维只读存储器的制造方法，还包括下列步骤2’)在形成绝缘介质膜(20)之后将其平面化；以及5’)在形成绝缘膜(40)之后将其平面化。
全文摘要
本发明提供一个将存储元布置在三维空间中的只读存储器。这些存储元分布在多个存储层上。这些存储层相互重叠,一层叠在另一层上。在每个存储层上有多个选址线和存储元。这些存储元可以是掩模编程的或场编程的。由于存储元布置在三维空间中,存储密度和存储容量可极大提高。三维只读存储器的存取时间短,并且可用标准半导体生产流程制造。本发明可以广泛地应用在很多领域。
文档编号H01L27/112GK1212452SQ9811957
公开日1999年3月31日 申请日期1998年9月24日 优先权日1998年9月24日
发明者张国飙 申请人:张国飙