专利名称：：半导体装置及其制造方法
技术领域：
：本发明涉及半导体装置及其制造方法，特别是涉及在各种电源装置中使用的低导通电阻且低开关损耗的功率半导体装置及其制造方法。
背景技术：
：本申请人在1997年2月10日向日本国专利局提出的特愿平9-26997号中关于高耐压纵型功率MOSFET(金属氧化物半导体场效应晶体管)提出了图38中示出的结构。参照图38，在半导体衬底的第1主面上重复地设置了多个槽105a。在被该槽105a夹住的区域内设置了p型和n型扩散区102、103，在一方的槽105a的侧壁面上设置了p型扩散区102，在另一方的槽105a的侧壁面上设置了n型扩散区103。该p型扩散区102和n型扩散区103在沿槽105a的深度方向上构成了pn结。在p型和n型扩散区102、103的第1主面一侧形成了p型阱(也称为p型基区)107。在该p型阱107内且在另一方的槽105a的侧壁面上设置了源n+扩散区108。沿另一方的槽105a的侧壁面形成了栅电极层110，使其与被该源n+扩散区108和n型扩散区103夹住的p型阱107相对而中间介入栅绝缘层109。在槽105a内充填了由低杂质浓度的硅(包含单晶、多晶、非晶质和微晶)或氧化硅膜等的绝缘物构成的充填层105。只在充填层105是低杂质浓度的硅的情况下，在该充填层105的第1主面一侧设置了p+扩散区111，与p型阱107相接。此外，在p型和n型扩散区102、103与槽105a的重复结构(以下，称为pn重复结构)的第2主面一侧形成了漏n+区101。在第1主面上形成了源电极层112，使其与p型阱107、源n+扩散区108和p+扩散区111导电性地连接。此外，在第2主面上形成了漏电极层113，使其与漏n+区101导电性地连接。在该结构中，在元件的导通(ON)状态下，首先在与栅电极层110相对的p型阱107的表面部上感应出n型沟道。然后，电子电流沿漏n+区101、n型扩散区103、n型沟道和源n+扩散区108的路径流动，成为导通状态。其次，在截止(OFF)的状态下，在漏电压低至约10V的情况下，空间电荷区沿n型区(由与漏连接的漏n+区101和n型扩散区103构成)与p型区(由与源连接的p型阱107和p型扩散区102构成)之间的结部分从该处扩展而被形成。如果漏电压上升，由于n型扩散区103和p型扩散区102的厚度薄，故这些区域102、103全部被耗尽。如果施加比该电压高的漏电压，则空间电荷区只朝向p型阱107和漏n+区101扩展。这样，由于pn重复结构的缘故，在n型扩散区103中可发挥RESURF效应，可得到比其它功率MOSFET的耐压高、电阻低的特性。因而，在该结构中，在槽的深度方向上以预定浓度连续地形成n型扩散区103和p型扩散区102，这一点是重要的。其次，说明该半导体装置的pn重复结构的制造方法。图39-图40是按工序顺序示出的上述半导体装置的制造方法的概略剖面图。首先，参照图39，在成为漏n+区的n型高浓度衬底区101上形成了杂质浓度比该n型高浓度衬底区101低的n-外延生长层106。使用现有的杂质扩散法在该n-外延生长层106的表面上形成成为p型基区的p型区107。在该p型区107上形成由热氧化膜12、CVD(化学汽相淀积)氮化硅膜13和CVD氧化硅膜14构成的3层层叠结构，以该3层层叠结构作为掩模，对其下层进行各向异性刻蚀。参照图40，利用该刻蚀，形成从第1主面到达n型高浓度衬底区101的多个槽105a。参照图41，使用倾斜离子注入法，在槽105a的一方的侧壁面上注入硼(B)，形成硼注入区102a。参照图42，利用与上述的硼注入时斜率相反的倾斜离子注入法，在槽105a的另一方的侧壁面上注入磷(P)，形成磷注入区103a。参照图43，形成作为绝缘膜的CVD氧化硅膜105，使其填埋槽105a，而且覆盖在3层层叠结构12、13、14上。在该状态下，进行热处理，以使利用离子注入导入的p型和n型杂质扩散。由此，在被槽105a夹住的区域中形成p型扩散区102和n型扩散区103。这样，形成pn重复结构。但是，在该图38中示出的半导体装置中，从p型和n型扩散区102、103的第1主面算起的深度与从槽105a的第1主面算起的深度实质上相同。因此，存在在截止状态下的耐压变低，而且在导通状态下的电阻变高的问题。以下，关于这一点详细地进行说明。在上述的制造方法中，如图41、42中所示那样倾斜地注入离子。此时，如图44中所示，离子在槽105a的侧壁上以某种比率被反射(虚线箭头)。因此，在与打算注入的侧壁相反一侧的侧壁、即槽105a的底部处注入反射离子120。此外，槽105a的底部实际上具有如图45中所示那样的圆形形状(具有有限曲率的形状)。因此，直接入射到该底部的离子(实线箭头)及利用来自该侧壁的反射而被入射到该底部的离子(虚线箭头)被槽105a的底部反射，集中于与打算注入的侧壁相反一侧的侧壁、即槽105a的底部而被注入。此时，如果p型和n型扩散区102、103的深度与从槽105a的深度实质上相同，则在p型扩散区102内的底部和在n型扩散区103内的底部处产生杂质浓度变化较大的部分(局部的浓度变化部分)。此外，根据情况，在p型和n型扩散区102、103内的底部处发生p型、n型反型的区域。结果，在与第1主面垂直的方向上不能以均匀的或连续的杂质浓度分布来形成p型扩散区102和n型扩散区103。因而，在p型扩散区102和n型扩散区103在截止状态下耗尽时，由于产生电场的不均匀，故耐压下降，此外，在导通状态下，导通电阻变高。发明的公开本发明的目的在于解决这样的问题，在于通过消除pn重复结构的p型和n型扩散区内的杂质浓度的不连续来提供高耐压、低导通电阻的半导体装置及其制造方法。本发明的半导体装置具备半导体衬底、第1导电型的第1杂质区和第2导电型的第2杂质区。半导体衬底具有互相相对的第1和第2主面，而且具有设置在第1主面上的多个槽。第1杂质区在被多个槽中的相邻的一方和另一方的槽夹住的半导体衬底的区域内的一方的槽的侧壁面上被形成，具有从一方的槽的侧壁面开始扩散了第1导电型的杂质的杂质浓度分布，而且具有比半导体衬底的第1导电型的区域的杂质浓度低的杂质浓度。第2杂质区在被一方和另一方的槽夹住的区域内的另一方的槽的侧壁面上被形成，具有从另一方的槽的侧壁面开始扩散了第2导电型的杂质的杂质浓度分布，而且与第1杂质区形成了pn结。一方和另一方的槽具有相对于第1主面其侧壁面维持预定的斜率，同时从第1主面到第1深度位置延伸的第1延伸部。将第1和第2杂质区形成为从第1深度位置朝向第1主面一侧浅了第1和第2导电型杂质在制造时扩散的长度以上。在本发明的半导体装置中，由于将第1和第2杂质区形成为从第1主面算起比槽的第1延伸部的底部浅了扩散长度以上，故因离子注入而在该底部产生的杂质浓度的不均匀的部分不分布在第1和第2杂质区内，而是位于半导体衬底的第1导电型的区域内。由于半导体衬底的第1导电型的区域具有比第1杂质区的杂质浓度高的杂质浓度，故可将该第1导电型的区域中的因离子注入引起的杂质浓度的变化的程度减小到不对特性产生影响的程度。此外，由于在与第1主面垂直的方向上连续地以均匀的浓度形成第1和第2杂质区，故即使在截止状态下耗尽层扩展到第1和第2杂质区的整体，电场也变得均匀，可使耐压提高。此外，也可使导通状态下的电阻减少。在上述的半导体装置中，较为理想的是，还具备第2导电型的第3杂质区；第1导电型的第4杂质区；以及栅电极层。第3杂质区在第1和第2杂质区的第1主面一侧被形成，与第2杂质区导电性地连接。第4杂质区在第1主面和一方的槽的侧壁面的至少任一个面上被形成，使其夹住第3杂质区与第1杂质区相对。栅电极层与被第1和第4杂质区夹住的第3杂质区相对而中间介入了栅绝缘层。由此，可得到高耐压、低导通电阻的MOSFET。在上述的半导体装置中，较为理想的是，一方和另一方的槽还具有第2延伸部，该第2延伸部与第1延伸部连通，从第1深度位置开始再延伸到第2主面一侧的第2深度位置，而且具有与第1延伸部不同的侧壁面的斜率。由此，即使在例如第2延伸部为锥形的情况下，也可防止在在第1和第2杂质区中产生杂质浓度不均匀的部分。在上述的半导体装置中，较为理想的是，在槽内形成了栅电极层。由此，可得到高耐压、低导通电阻的槽型MOSFET。在上述的半导体装置中，较为理想的是，在第1主面上形成了栅电极层。由此，可得到高耐压、低导通电阻的平面型MOSFET。在上述的半导体装置中，较为理想的是，还具备第2导电型的第3杂质区，该杂质区在第1和第2杂质区的第1主面一侧被形成，与第2杂质区导电性地连接。由此，可得到高耐压、低导通电阻的二极管。在上述的半导体装置中，较为理想的是，还具备与第1杂质区进行了肖特基连接的电极层。由此，可得到高耐压、低导通电阻的肖特基二极管。在上述的半导体装置中，较为理想的是，第1和第2导电型杂质在制造时扩散的长度比从一方或另一方的槽的侧壁面开始到第1和第2杂质区的pn结为止的距离长。由此，可防止在槽的第1延伸部的底部附近产生的杂质浓度的不均匀的部分由于制造时的热处理而扩散到第1和第2杂质区内。本发明的半导体装置的制造方法具备以下的工序。首先，形成半导体衬底，该半导体衬底具有互相相对的第1和第2主面，在第2主面上具有第1导电型的高浓度区域，而且在高浓度区域的第1主面一侧具有第1导电型的低浓度区域。然后，在半导体衬底中形成多个槽，该多个槽具有相对于第1主面其侧壁面维持预定的斜率、同时从第1主面到高浓度区域内的第1深度位置延伸的第1延伸部。然后，对被多个槽中的相邻的一方和另一方的槽夹住的半导体衬底的区域内的一方的槽的侧壁面倾斜地注入第1导电型杂质，在一方的槽的侧壁面上形成具有比高浓度区域低的杂质浓度的第1导电型的第1杂质区。然后，对被一方和另一方的槽夹住的半导体衬底的区域内的另一方的槽的侧壁面倾斜地注入第2导电型杂质，在另一方的槽的侧壁面上形成第2导电型的第2杂质区，以便与第1杂质区构成pn结。第1深度位置位于从高浓度区域与低浓度区域的接合部算起到第2主面一侧隔开第1和第2导电型杂质在制造时扩散的长度以上的间隔的位置上。以直接入射到从高浓度区域与低浓度区域的接合部算起到第2主面一侧隔开了第1和第2导电型杂质在制造时扩散的长度以上的间隔的深度位置上的角度注入第1和第2导电型杂质这两者。在本发明的半导体装置的制造方法中，由于将第1和第2杂质区形成为比第1延伸部的底部浅了扩散长度以上，故因离子注入而在该底部产生的杂质浓度的不均匀的部分不分布在第1和第2杂质区内，而是位于半导体衬底的第1导电型的区域内。由于半导体衬底的第1导电型的区域具有比第1杂质区的杂质浓度高的杂质浓度，故可将该第1导电型的区域中的因离子注入引起的杂质浓度的变化的程度减小到不对特性产生影响的程度。此外，由于在与第1主面垂直的方向上连续地以均匀的浓度形成第1和第2杂质区，故即使在截止状态下耗尽层扩展到第1和第2杂质区，电场也变得均匀，可使而压提高。此外，也可使导通状态下的电阻减少。在上述的半导体装置的制造方法中，较为理想的是，将多个槽形成为还具有第2延伸部，该第2延伸部与槽的第1延伸部连通，从第1深度位置开始再延伸到第2主面一侧的第2深度位置，而且具有与第1延伸部不同的侧壁面的斜率。由此，即使在例如第2延伸部为锥形的情况下，也可防止在在第1和第2杂质区中产生杂质浓度不均匀的部分。在上述的半导体装置的制造方法中，较为理想的是，还具备在第1和第2杂质区的第1主面一侧形成第2导电型的第3杂质区以便与第2杂质区导电性地连接的工序；在第1主面和一方的槽的侧壁面的至少任一个面上形成第1导电型的第4杂质区以便夹住第3杂质区与第1杂质区相对的工序；以及形成栅电极层以便与被第1与第4杂质区夹住的第3杂质区相对而中间介入了栅绝缘层的工序。由此，可制造高耐压、低导通电阻的MOSFET。在上述的半导体装置的制造方法中，较为理想的是，在槽内形成栅电极层。由此，可制造高耐压、低导通电阻的槽型MOSFET。在上述的半导体装置的制造方法中，较为理想的是，在第1主面上形成栅电极层。由此，可制造高耐压、低导通电阻的平面型MOSFET。在上述的半导体装置的制造方法中，较为理想的是，还具备在第1和第2杂质区的第1主面一侧形成第2导电型的第3杂质区以便与第2杂质区导电性地连接的工序。由此，可制造高耐压、低导通电阻的二极管。在上述的半导体装置的制造方法中，较为理想的是，还具备形成与第1杂质区进行肖特基接合的电极层的工序。由此，可制造高耐压、低导通电阻的肖特基二极管。在上述的半导体装置的制造方法中，较为理想的是，第1和第2导电型杂质在制造时扩散的长度比从一方或另一方的槽的侧壁面开始到第1和第2杂质区的pn结为止的距离长。由此，可防止在槽的第1延伸部的底部附近产生的杂质浓度的不均匀的部分由于制造时的热处理而扩散到第1和第2杂质区内。附图的简单说明图1是概略地示出本发明的实施形态1中的半导体装置的结构的剖面图。图2是示出本发明的实施形态1中的半导体装置的制造方法的工序图。图3是概略地示出本发明的实施形态2中的半导体装置的结构的剖面图。图4是示出本发明的实施形态2中的半导体装置的制造方法的工序图。图5是示出本发明的实施形态3中的半导体装置的制造方法的工序图。图6是概略地示出本发明的实施形态7中的半导体装置的结构的剖面图。图7是示出沿图6的Y-Y’线的净杂质浓度的图。图8是示出p型扩散区和n型扩散区的杂质浓度的图。图9～图22是按工序顺序示出本发明的实施形态7中的半导体装置的制造方法的概略剖面图。图23是将槽的底部作成锥形的情况的工序图。图24是示出将本发明的实施形态7中的半导体装置的槽的底部作成锥形的结构的概略剖面图。图25和图26是说明对槽侧壁的杂质的注入位置用的图。图27是概略地示出本发明的实施形态8中的半导体装置的结构的斜视图。图28是示出本发明的实施形态8中的半导体装置的制造方法的工序图。图29是示出将本发明的实施形态8中的半导体装置的槽的底部作成锥形的结构的概略斜视图。图30是概略地示出本发明的实施形态9中的半导体装置的结构的剖面图。图31是示出将本发明的实施形态9中的半导体装置的槽的底部作成锥形的结构的概略剖面图。图32是概略地示出本发明的实施形态10中的半导体装置的结构的剖面图。图33～图36是按工序顺序示出本发明的实施形态10中的半导体装置的制造方法的概略剖面图。图37是示出将本发明的实施形态10中的半导体装置的槽的底部作成锥形的结构的概略剖面图。图38是示出本申请人提出的MOSFET的结构的概略剖面图。图39～图43是按工序顺序示出图38中示出的MOSFET的制造方法的概略剖面图。图44是示出对与打算注入杂质的槽的侧壁相反的一侧的侧壁注入杂质的情况的概略剖面图。图45是将图44的区域S放大后示出的图。用于实施发明的最佳形态以下，根据本发明的实施形态。实施形态1参照图1，在半导体衬底的第1主面上形成了多个槽5a。在被该槽5a夹住的区域内，设置了p型和n型扩散区2、3，在一方的槽5a的侧壁面上设置了p型扩散区2，在另一方的槽5a的侧壁面上设置了n型扩散区3。p型扩散区2具有从一方的槽5a的侧壁面扩散了p型杂质的杂质浓度分布，n型扩散区3具有从另一方的槽5a的侧壁面扩散了n型杂质的杂质浓度分布。该p型扩散区2和n型扩散区3沿槽5a的深度方向构成了pn结部。在p型和n型扩散区2、3和槽5a的重复结构(pn重复结构)的第2主面一侧形成了n型高浓度衬底区1。将槽5a的从第1主面算起的深度Td形成为比p型和n型扩散区2、3的从第1主面算起的深度Nd深了扩散长度L以上。在此，所谓扩散长度L，是p型扩散区2中包含的p型杂质或n型扩散区3中包含的n型杂质因在该半导体装置制造时的全部的热处理而扩散的长度的合计。此外，在本申请中，扩散长度L意味着「在表面上被注入的杂质因热处理而扩散时杂质浓度成为表面浓度的1／10的深度(长度)」。因而，如果将杂质的扩散系数设为D，则扩散长度可从下式求出扩散长度=(loge10)1／2×2×(D×s)1／2(s=扩散时间[秒])以下，关于在p型扩散区2的形成中使用了硼、在n型扩散区3的形成中使用了磷的情况的该扩散长度L的具体的数值进行说明。首先，在槽5a与槽5a的间隔为2μm的元件的情况下，在对槽5a的各侧壁注入了硼、磷后，必须有主要在表1中示出的1～4的热处理。表1<tablesid="table1"num="001"><table>热处理温度热处理时间1、侧壁注入离子的扩散2、槽的埋入3、栅氧化膜的形成4、层间膜的形成1100℃850℃850℃850℃1小时1小时30分90分</table></tables>在此，使用表2的值作为硼和磷的扩散系数D。表2<tablesid="table2"num="002"><table>850℃1100℃硼1e-15cm2／Sec3．5e-13cm2／Sec磷1e-15cm2／sec3．5e-13cm2／sec</table></tables>如果从表1和表2的数值来计算硼的扩散长度L(硼)，则为下式L(硼)=(loge10)1／2×2×((3．5e-13×3600)1／2+(1e-15×10800)1／2)=(loge10)1／2×2×(3．5e-5+0．32e-5)(cm)=1．2μm因为硼和磷的扩散系数如表2中所示，几乎相同，故结果，扩散长度L在硼和磷两者中都为1．2μm。因此，在图1中，有必要将槽5a的深度Td形成得比p型和n型扩散区2、3的深度Nd深1．2μm以上。从该扩散系数的表也可了解，扩散长度L事实上大多由950℃以上的高温的热处理来决定。另一方面，在高热(例如，1000℃以上)的热处理流程中，也有在装置的升温和降温中涉及的热处理的影响大到不能忽略的情况。例如，如果以5℃／分对950℃→1100℃进行升温／降温，则涉及合计为150℃／5℃／分=约30分的热处理。如果以中间温度(1025℃)来近似，则由于该热处理，扩散长度L约为扩散长度=(loge10)1／2×2×(5e-14×1800)1／2=0．3μm这样，扩散长度L变长。因而，在该情况下，有必要将槽5a的深度Td估计为深了0．3μm的深度。再有，也预先举例示出在槽5a与槽5a的间隔为3μm、5μm的情况下的扩散长度L。在槽5a的间隔为3μm的情况下，上述的侧壁注入离子的扩散条件为1100℃、约2小时。因为以后的热处理条件相同，故扩散长度=(loge10)1／2×2×((3．5e-13×7200)1／2+(1e-15×10800)1／2)=1．6μm。在槽5a的间隔为5μm的情况下，由于如果槽间隔大到这种程度，则与侧壁离子的扩散有关的热处理的影响大，故必须在侧壁扩散后进行基扩散。此时，侧壁注入离子的扩散条件为1000℃、约5小时，基扩散的条件为1100℃、约1小时，因为其它的热处理条件相同，故扩散长度=(loge10)1／2×2×((3．5e-13×21600)1／2+(1e-15×10800)1／2)=2．8μm。其次，说明本实施形态的制造方法。参照图2，例如以外延生长等在n型高浓度衬底区1上形成具有足够低的杂质浓度的n-杂质低浓度层6。其后，在第1主面上形成预定的掩模图形，以该掩模图形为掩模，对其下层进行各向异性刻蚀，形成多个槽5a。该槽5a的从第1主面算起的深度Td比n-杂质低浓度层6的从第1主面算起的深度Nd深上述的扩散长度L以上。其后，对槽5a的各侧壁注入硼、磷，如图1中所示，形成p型扩散区2和n型扩散区3，完成pn重复结构。在此，n-杂质低浓度层6的深度Nd如下那样来定义。本申请中的所谓n-杂质低浓度层6的深度Nd，指的是在注入pn重复结构的p型和n型扩散区2、3的杂质之前的n-型杂质低浓度层6的深度。即，该n-杂质低浓度层6由外延生长等来形成，但在由外延生长形成的时刻，该外延层的厚度与n-杂质低浓度层6的厚度几乎相等。但是，有在构成pn重复结构的p型和n型扩散区2、3的形成用的杂质的注入之前进行热处理的情况。例如，虽然在图2中未图示，但如在图39中所说明的那样，有使用现有的杂质扩散法在n-杂质低浓度层6的第1主面上形成成为p型基区的p型扩散区的情况。此时，必须有基扩散用的热处理。由于利用该热处理高浓度的n型杂质从n型高浓度衬底区1向外延层扩散，故n-杂质低浓度层6的厚度变薄。这样，由于根据是否在p型和n型扩散区2、3的形成用的离子注入之前进行热处理，n-杂质低浓度层6的厚度不同，故在本申请中，将n-杂质低浓度层6的深度Nd定为上述的杂质注入之前的n-杂质低浓度层6的深度。在本实施形态中，将p型和n型扩散区2、3形成为比槽5a的底面浅了扩散长度L以上。因此，在槽5a的底面附近产生的杂质浓度的不均匀的部分不位于p型和n型扩散区2、3内，而是位于n型高浓度衬底区1内。此外，该杂质浓度的不均匀的部分也不会因制造工序中的热处理而扩散而分布在p型和n型扩散区2、3内。由于n型高浓度衬底区1具有比n型扩散区3高得多的杂质浓度，故可将该n型高浓度衬底区1中的该杂质浓度的不均匀的程度减小到不对特性产生影响的程度。此外，可使p型和n型扩散区2、3的浓度在与第1主面垂直的方向上成为连续的预定的浓度。因此，即使在截止状态下耗尽层扩展到p型和n型扩散区2、3的整体，电场也变得均匀，可使耐压提高。此外，也可使导通状态下的电阻减少。实施形态2本实施形态示出了槽的侧壁的相对于第1主面的斜率在中途发生变化的情况的结构。参照图3，槽5b具有例如相对于第1主面其侧壁大致垂直地延伸的第1延伸部；以及与第1延伸部连通从该处开始侧壁呈锥形延伸的第2延伸部。而且，槽5b的第1延伸部的深度Td1比重复结构的p型和n型扩散区2、3的深度Nd深了扩散长度L以上。再有，关于除此以外的结构，由于与图1的结构大致相同，故对于相同的部件，附以相同的符号，省略其说明。在本实施形态的制造方法中，如图4中所示，将槽5b的第1延伸部的深度Td1形成为比n-杂质低浓度层6的深度Nd深了扩散长度L以上。再有，关于除此以外的制造工序，由于与实施形态1大致相同，故省略其说明。此时，在斜率变化了的第2延伸部(锥形部)中，离子注入时的在侧壁上的反射角度与第1延伸部不同。因此，在第2延伸部中，存在不仅在第2延伸部的底面、而且在第2延伸部的整个侧壁面上产生被反射的杂质向相对的侧壁面注入的担心。即，存在在第2延伸部的整个侧壁面上产生局部的浓度变化的担心。因此，槽5b的第1延伸部的深度Td1比pn重复结构的p型和n型扩散区2、3的深度Nd深了扩散长度L以上。由此，即使在第2延伸部的整个侧壁面上产生局部的浓度变化的情况下，局部的浓度变化也不会位于p型和n型扩散区2、3内。于是，与实施形态1相同，可在与第1主面垂直的方向上连续地以均匀的浓度来形成p型和n型扩散区2、3。因此，即使在截止状态下耗尽层扩展到p型和n型扩散区2、3的整体，电场也变得均匀，可使耐压提高。此外，也可使导通状态下的电阻减少。实施形态3在本实施形态中，示出关于在对第1主面垂直的方向上连续地以均匀的浓度形成p型和n型扩散区2、3用的杂质的注入角度。参照图5，有必要以能直接入射到比n-杂质低浓度层6的厚度Nd深了扩散长度L以上的位置上的角度来注入p型或n型杂质离子。由此，在比n-杂质低浓度层6深了扩散长度L以上的位置附近产生局部的浓度变化部。因此，其后即使形成pn重复结构的p型和n型扩散区2、3，局部的浓度变化部也不会位于p型和n型扩散区2、3内。这样，通过不是对于槽5a的深度、而是对于n-杂质低浓度层6的厚度(深度)Nd来规定杂质离子的注入角，可在深度方向上连续地以均匀的浓度来形成p型扩散区2和n型扩散区3。实施形态4在本实施形态中，示出元件耐压为300V的情况的各部的具体的数值。参照图2，在所希望的元件耐压为300V的情况下，n-杂质低浓度层6的杂质浓度约为1e13cm-3、厚度Nd约为17μm即可。该n-杂质低浓度层6，如实施形态1中已说明的那样，不是用外延生长等形成的低浓度层本身，而是指在注入构成pn重复结构的p型和n型扩散区2、3的形成用的杂质之前具有比n型高浓度衬底区1低的杂质浓度的层。因而，根据在该杂质注入之前是否进行基扩散等，n-杂质低浓度层6的厚度Nd发生变化。为了抑制横方向的电场的不均匀，希望p型扩散区2和n型扩散区3的横方向的重复间距P为3～5μm以下。因为为了将导通电阻抑制得足够小，n型扩散区3的比例越大越好，故希望槽5a的宽度W为1～1．5μm以下。因而，p型扩散区2和n型扩散区3的宽度分别约为1～2μm。更具体地说，以下说明将槽5a的宽度W定为1μm、将横方向的重复间距定为3μm、将槽5a与槽5a之间定为2μm的情况。根据从槽5a的侧壁面扩散到被槽5a间夹住的区域的中央部的必要性，p型和n型扩散区2、3的扩散长度L必须为L＞0．5×2μm。此外，由于如果完全扩散到槽5a间则不能形成pn重复结构，故大致L必须为L＜0．7×2μm。即，必须这样来进行热处理，使得L约为1μm＜L＜1．4μm。当然，在p型和n型扩散区2、3形成后形成基的情况下，必须这样来进行热处理，使得包含基极扩散的热处理在内，L约为1μm＜L＜1．4μm。如图2中所示，如果假定槽5a的侧壁相对于第1主面大致垂直地延伸，则槽5a的深度Td必须为17μm+L=18～18．4μm以上。在如图4中所示那样槽5a的侧壁的斜率在中途发生了变化的情况下，斜率变化的位置(第1延伸部的底部)的深度Td1必须位于比18～18．4μm深的位置上。此外，p型和n型扩散区2、3的形成用的杂质的倾斜注入如图5中所示那样离子必须直接入射到比n-杂质低浓度层6深了扩散长度L以上的位置上。因此，如果L=1μm，则必须以相对于第1主面的垂直方向为tan-1(1／(17+1))=3．2°以上的陡的角度来注入离子。实施形态5与实施形态4类似，在元件耐压为50V的情况下，n-杂质低浓度层6的杂质浓度约为1e13cm-3、厚度Nd约为4μm即可。此时，希望槽5a的宽度W约为0．5μm以下，希望p型扩散区2和n型扩散区3的横方向的重复间距P约为1．5μm以下。因而，p型和n型扩散区2、3的扩散长度L约为0．5～0．7μm。因而，在槽的形状如图1中所示那样相对于第1主面大致垂直的情况下，槽5a的深度Td(在图2中，是Td1)必须为4．5～4．7μm以上。实施形态6与实施形态4类似，在元件耐压为1000V的情况下，n-杂质低浓度层6的杂质浓度约为le13cm-3、厚度Nd约为50μm即可。横方向的重复间距P，尽可能窄，以便不引起横向电场不均匀，即使在元件耐压为1000V的情况下，也希望作成大致10μm以下的结构。因而，扩散长度L约为3～5μm。在槽的形状如图1所示那样相对于第1主面大致垂直的情况下，槽5a的深度Td(在图2中，是Td1)必须为53～55μm以上。实施形态7在本实施形态中，说明槽型MOSFET。参照图6，在半导体衬底的第1主面上重复地设置了多个槽5a。在被该槽5a夹住的区域内设置了p型和n型扩散区2、3，在一方的槽5a的侧壁面上设置了p型扩散区2，在另一方的槽5a的侧壁面上设置了n型扩散区3。该p型扩散区2和n型扩散区3在沿槽5a的深度方向上构成了pn结部。在p型和n型扩散区2、3的第1主面一侧形成了p型阱(也称为p型基区)7。在该p型阱7内且在另一方的槽5a的侧壁面上设置了源n+扩散区8。沿另一方的槽5a的侧壁面形成了栅电极层10，使其与被该源n+扩散区8和n型扩散区3夹住的p型阱7相对而中间介入了栅绝缘层9。在槽5a内充填了由低杂质浓度的硅(包含单晶、多晶、非晶质和微晶)或氧化硅膜等的绝缘物构成的充填层5。此外，在pn重复结构的第2主面一侧形成了形成了与n型扩散区3相比浓度足够高的漏n+区1。p型扩散区2具有从一方的槽5a的侧壁面扩散了p型杂质的杂质浓度分布，n型扩散区3具有从另一方的槽5a的侧壁面扩散了n型杂质的杂质浓度分布。因此，图6的沿Y-Y’线的剖面的净杂质浓度如图7中所示那样。参照图7，因为从槽5a导入杂质，故槽5a的侧壁面的杂质浓度高，越进入硅中，杂质浓度越低。如果进行热扩散，则杂质大体按照高斯分布来分布，显示出图8那样的分布。如果将表面杂质浓度Csn、Csp和扩散长度CHRn、CHRp定义为参数，则杂质浓度分布的形状被确定。此时，在来自双方的杂质的扩散浓度相等的位置上形成由p型扩散区2和n型扩散区3构成的pn结。参照图6，将槽5a的从第1主面算起的深度Td形成为比pn重复结构的从第1主面算起的深度Nd深了p型扩散区2内的p型杂质或n型扩散区3内的n型杂质在该半导体装置制造时的扩散长度L以上。其次，说明本实施形态的制造方法。参照图9，利用例如外延生长法在成为漏n+区的n型高浓度衬底区1上形成具有与后述的杂质扩散工序的浓度分布相比足够低的杂质浓度的n-杂质低浓度层6。此外，关于该n-杂质低浓度层6，除了外延生长法以外，也可直接粘合具有同等程度的杂质浓度的衬底，利用研磨得到所希望的厚度来形成。参照图10，使用现有的杂质扩散法在该n-杂质低浓度层6的表面上形成成为MOSFET的p型基区的p型区7。在该p型区7上形成由热氧化膜12、CVD氮化硅膜13和CVD氧化硅膜14构成的3层层叠结构，使其成为所希望的形状。以该层叠结构12、13、14作为掩模，对其下层进行各向异性刻蚀。参照图11，利用该刻蚀，形成贯通p型区7和n-杂质低浓度层6并到达n型高浓度衬底区1的槽5a。此时，将槽5a的从第1主面算起的深度形成为比n-杂质低浓度层6的从第1主面算起的深度深了在后工序中被注入到槽5a的侧壁上的p型杂质或n型杂质在制造时的扩散长度L以上。在该硅各向异性刻蚀工序中，由于在台面部分上需要刻蚀的保护膜，故在预先形成了CVD氧化硅膜14等的耐硅刻蚀性的膜之后，使用通常的照相制版工序和刻蚀工序进行图形刻蚀。如上所述，由于必须以高精度来形成槽5a的宽度及高宽比，故使用NF3、SF6、SiF4等的氟系列的气体来进行干法刻蚀。在上述的干法刻蚀中，在槽5a的侧壁形成通常称为淀积膜、其组成接近于氧化硅膜的薄膜。因此，在该硅各向异性刻蚀之后，利用氢氟酸(HF)系列的化学药品除去该淀积膜。参照图12，使用倾斜离子注入法，在槽5a的一方的侧壁面上注入硼(B)，形成硼注入区2a。参照图13，利用与上述的硼注入时斜率相反的倾斜离子注入法，在槽5a的另一方的侧壁面上注入磷(P)，形成磷注入区3a。参照图14，为了使利用离子注入导入的p型和n型杂质的剖面分布接近于最终要求的扩散剖面分布，对两者的区域2a、3a同时进行热处理。在该热处理时，为了防止以离子方式注入了的原子向外方向扩散到离开槽5a的侧壁面的气氛中，在离子注入后，用作为绝缘物的CVD氧化硅膜5迅速地填埋槽5a。此外，通过尽可能迅速地填埋槽5a，也可防止制造工序气氛中的尘埃侵入到槽5a的内部。在用硅作为半绝缘膜填埋到槽5a中的情况下，首先在带有薄的热氧化膜来代替上述的CVD氧化硅膜的状态下，进行热处理。然后，在利用干法刻蚀等的方法至少除去了槽5a底面的氧化膜之后，利用CVD法等来填埋上述的各种形态的硅。参照图15，为了使利用离子注入导入的p型和n型杂质扩散，进行热处理。由此，在被槽5a夹住的区域中形成p型扩散区2和n型扩散区3。对绝缘膜5，进行由整个面刻蚀引起的膜后退工序、即所谓的回刻(etchback)。参照图16，由此，在槽5a的侧壁面上露出p型基区7的侧面。再有，在该绝缘膜5的除去时，除去3层层叠结构的最上层的CVD氧化硅膜14。该绝缘膜5的回刻工序，可利用干法刻蚀和湿法刻蚀的任一种来实现，但为了高精度地进行加工，一般来说，希望用干法刻蚀。参照图17，其后，例如利用热氧化法，在槽5a的侧壁面上露出的硅部分上形成由氧化硅膜构成的栅绝缘层9。参照图18，利用CVD法形成导入了杂质的多晶硅膜(掺杂多晶硅膜)10，以便在填埋槽5a的上部的同时覆盖CVD氮化硅膜13。对该掺杂多晶硅膜10进行回刻。参照图19，由此，在p型基区7的侧面上形成介入栅绝缘层9而相对的栅电极层10。其后，依次除去CVD氮化硅膜13和热氧化膜12。参照图20，由此，露出p型基区7的上部表面。参照图21，利用热氧化法在已露出的p型基区7上和被充填的槽5a上形成顶盖氧化膜15。利用通常的照相制版技术，在该顶盖氧化膜15上形成具有所希望的形状的抗蚀剂图形21a。通过以该抗蚀剂图形21a作为掩模进行离子注入，在p型基区7内形成源n+扩散区8。在除去了抗蚀剂图形21a之后，利用通常的照相制版技术和刻蚀技术，只是有选择地除去p型基区7上的顶盖氧化膜15。参照图22，形成源电极层16，以便与这样露出的p型基区7的表面相接。这样，完成槽型MOSFET。再有，在上述的制造方法中，如图11中所示，槽5a的侧壁相对于半导体衬底的第1主面大致垂直地延伸，但也可如图23中示出的槽5b那样，侧壁的斜率在中途发生变化。此时，槽5b的侧壁的斜率发生变化的部分(第1延伸部的底部)的深度，如在实施形态2中已说明的那样，必须比n-杂质低浓度层6的深度深了扩散长度L以上。由此完成的槽型MOSFET的结构如图24中所示。再有，图24中示出的结构，除了槽5b的侧壁的斜率在中途发生了变化这一点和该变化的部分的深度比p型和n型扩散区2、3的深度深了扩散长度L以上这一点以外，与图6中示出的结构大致相同。因此，对于相同的部件附以相同的符号，省略其说明。再有，关于在图12和图13中示出的硼和磷的注入角度，必须以在实施形态3中已说明的角度来注入。即，如图25和图26中所示，必须是将杂质直接注入到比n-杂质低浓度层6的从第1主面算起的深度深了扩散长度L以上的侧壁面上那样的角度。在本实施形态中，由于能使p型和n型扩散区2、3的浓度成为在与第1主面垂直的方向上连续地均匀的浓度，故可得到高耐压、低导通电阻的槽型MOSFET。实施形态8在本实施形态中，说明平面型MOSFET。参照图27，本实施形态中的平面型MOSFET与图6中示出的槽型MOSFET相比，在p型阱7a、源n+扩散区8a的配置和栅绝缘层9a、栅电极层10a的配置方面不同。即，p型阱7a在半导体衬底的第1主面上被夹在源n+扩散区8a与n型扩散区3之间。而且，在被该源n+扩散区8a与n型扩散区3夹住的p型阱7a的第1主面上形成栅电极层10a而中间介入了栅绝缘层9a。再有，由于关于除此以外的结构与图6中示出的结构大致相同，故对于相同的部件附以相同的符号，省略其说明。其次，说明本实施形态的制造方法。在本实施形态的制造方法中，首先，经过与图9～图15中示出的实施形态7大致相同的工序。其后，如图28中所示，只在槽5a内残存了充填层5之后，如图27中所示，形成源n+扩散区8a、栅绝缘层9a及栅电极层10a，完成平面型MOSFET。再有，在图27中，槽5a的侧壁相对于第1主面大致垂直地延伸，但也可如图29中示出的槽5b那样，侧壁的斜率在中途发生变化。此时，槽的侧壁的斜率变化的部分(第1延伸部的底部)的深度，如在实施形态2中已说明的那样，比p型和n型扩散区2、3的深度深了扩散长度L以上。再有，由于关于除此以外的图29中示出的结构，与图27中示出的结构大致相同，故对于相同的部件附以相同的符号，省略其说明。在本实施形态中，由于能使p型和n型扩散区2、3的浓度成为在对第1主面垂直的方向上连续地均匀的浓度，故可得到高耐压、低导通电阻的平面型MOSFET。实施形态9在本实施形态中，说明在衬底表面上形成了p型基的二极管。参照图30，在半导体衬底的第1主面上重复地设置了多个槽5a。在被该槽5a夹住的区域内设置了p型和n型扩散区2、3，在一方的槽5a的侧壁面上设置了p型扩散区2，在另一方的槽5a的侧壁面上设置了n型扩散区3。该p型扩散区2和n型扩散区3在沿槽5a的深度方向上构成了pn结部。在p型和n型扩散区2、3的第1主面一侧形成了p型基区7。在槽5a内充填了由低杂质浓度的硅(包含单晶、多晶、非晶质和微晶)、氧化硅膜等的绝缘物构成的充填层5。在p型和n型扩散区2、3、槽5a和pn重复结构的第2主面一侧形成了n型高浓度衬底区1。p型扩散区2具有从一方的槽5a的侧壁面扩散了的杂质浓度，n型扩散区3具有从另一方的槽5a的侧壁面扩散了的杂质浓度分布。将槽5a的从第1主面算起的深度Ld形成为比pn重复结构的从第1主面算起的深度Nd深了扩散长度L以上。其次，说明本实施形态的制造方法。在本实施形态的制造方法中，首先，经过与图9～图15中示出的实施形态1大致相同的工序。其后，得到与图28中所示的实施形态8同样的结构。然后，依次除去CVD氮化硅膜13和热氧化膜12，完成图30中所示的二极管。再有，在图30中，槽5a的侧壁相对于第1主面大致垂直地延伸，但也可如图31中示出的槽5b那样，侧壁的斜率在中途发生变化。此时。槽5b的侧壁的斜率变化的部分(第1延伸部的底部)的深度，如在实施形态2中已说明的那样，比p型和n型扩散区2、3的深度深了扩散长度L以上。再有，由于关于除此以外的图31中示出的结构，与图30中示出的结构大致相同，故对于相同的部件附以相同的符号，省略其说明。在本实施形态中，由于能使p型和n型扩散区2、3的浓度成为在与第1主面垂直的方向上连续地均匀的浓度，故可得到高耐压、低导通电阻的二极管。实施形态10在本实施形态中，说明在衬底表面上形成了肖特基结的肖特基势垒二极管。参照图32，在本实施形态中，与图30中示出的结构相比，在设置了构成肖特基结的电极18来代替p型基区7这一点上不同。即，到半导体衬底的第1主面为止形成了构成pn重复结构的p型扩散区2和n型扩散区3，在n型扩散区3的第1主面上形成了构成肖特基结的电极18。再有，由于关于除此以外的结构，与图30中示出的结构大致相同，故对于相同的部件附以相同的符号，省略其说明。其次，说明本实施形态的制造方法。参照图33，利用例如外延生长法，在n型高浓度衬底区1上形成n-杂质低浓度层6。此后，在第1主面上形成由热氧化膜12、CVD氮化硅膜13和CVD氧化硅膜14构成的3层层叠结构，使其成为所希望的形状。以该层叠结构12、13、14作为掩模，对其下层进行各向异性刻蚀。参照图34，利用该刻蚀，形成贯通n-杂质低浓度层6并到达n型高浓度衬底区1的槽5a。将槽5a的从第1主面算起的深度形成为比n-杂质低浓度层6的从第1主面算起的深度深了扩散长度L以上。此后，如图12～图14中所示，进行离子注入和杂质扩散用的热处理，成为图35中所示的状态。此后，除去充填层5，使其只残存在槽5a内，同时除去CVD氧化硅膜14，其后再依次除去CVD氮化硅膜13和热氧化膜12，成为图36中所示的状态。此后，如图32中所示，在第1主面上形成与n型扩散区3进行肖特基接合那样的电极18，完成肖特基势垒二极管。再有，在图32中，槽5a的侧壁对第1主面大致垂直地延伸，但也可如图37中示出的槽5b那样，侧壁的斜率在中途发生变化。此时，槽5b的侧壁的斜率变化的部分(第1延伸部的底部)的深度，比p型和n型扩散区2、3的深度深了扩散长度L以上。再有，由于关于除此以外的图37中示出的结构，与图32中示出的结构大致相同，故对于相同的部件附以相同的符号，省略其说明。在本实施形态中，由于能使p型和n型扩散区2、3的浓度成为在与第1主面垂直的方向上连续地均匀的浓度，故可得到高耐压、低导通电阻的肖特基势垒二极管。应了解，这次公开的实施形态在所有的方面是例示性的而不是限制性的。本发明的范围不是由上述的说明而是由权利要求的范围来示出，意图是包含与权利要求的范围均等的意义和范围内的全部变更。产业上利用的可能性本发明可有利地适用于在各种电源装置等中使用的低导通电阻且低开关损耗的功率半导体装置及其制造方法。权利要求1．一种半导体装置，其特征在于具备第1导电型的半导体衬底，具有互相相对的第1和第2主面，而且具有设置在上述第1主面上的多个槽；第1导电型的第1杂质区，在被多个上述槽中的相邻的一方和另一方的槽夹住的上述半导体衬底的区域内的上述一方的槽的侧壁面上被形成，具有从上述一方的槽的侧壁面开始扩散了第1导电型的杂质的杂质浓度分布，而且具有比上述半导体衬底的第1导电型的区域的杂质浓度低的杂质浓度；以及第2导电型的第2杂质区，在被上述一方和另一方的槽夹住的上述区域内的上述另一方的槽的侧壁面上被形成，具有从上述另一方的槽的侧壁面开始扩散了第2导电型的杂质的杂质浓度分布，而且与上述第1杂质区形成pn结，上述一方和另一方的槽具有相对于上述第1主面其侧壁面维持预定的斜率、同时从上述第1主面到第1深度位置延伸的第1延伸部，将上述第1和第2杂质区形成为从上述第1深度位置朝向上述第1主面一侧浅了上述第1和第2导电型杂质在制造时扩散的长度以上。2．如权利要求1中所述的半导体装置，其特征在于上述一方和另一方的槽还具有第2延伸部，该第2延伸部与上述第1延伸部连通，从上述第1深度位置开始延伸到上述第2主面一侧的第2深度位置，而且具有与上述第1延伸部不同的上述侧壁面的斜率。3．如权利要求1中所述的半导体装置，其特征在于，还具备第2导电型的第3杂质区，在上述第1和第2杂质区的上述第1主面一侧被形成，与上述第2杂质区导电性地连接；第1导电型的第4杂质区，在上述第1主面和上述一方的槽的侧壁面的至少任一个面上被形成，使其夹住上述第3杂质区与上述第1杂质区相对；以及栅电极层，与被上述第1和第4杂质区夹住的上述第3杂质区相对，而中间介入了栅绝缘层。4．如权利要求3中所述的半导体装置，其特征在于在上述槽内形成了上述栅电极层。5．如权利要求3中所述的半导体装置，其特征在于在上述第1主面上形成了上述栅电极层。6．如权利要求1中所述的半导体装置，其特征在于，还具备第2导电型的第3杂质区，该杂质区在上述第1和第2杂质区的上述第1主面一侧被形成，与上述第2杂质区导电性地连接。7．如权利要求1中所述的半导体装置，其特征在于，还具备与上述第1杂质区进行了肖特基接合的电极层。8．如权利要求1中所述的半导体装置，其特征在于上述第1和第2导电型杂质在制造时扩散的长度比从上述一方或另一方的槽的侧壁面开始到上述第1和第2杂质区的pn结为止的距离长。9．一种半导体装置的制造方法，其特征在于具备下述工序形成半导体衬底的工序，该半导体衬底具有互相相对的第1和第2主面，在上述第2主面上具有第1导电型的高浓度区域，而且在上述高浓度区域的上述第1主面一侧具有第1导电型的低浓度区域；在上述半导体衬底中形成多个槽的工序，该多个槽具有相对于上述第1主面其侧壁面维持预定的斜率、同时从上述第1主面到上述高浓度区域内的第1深度位置延伸的第1延伸部；对被多个上述槽中的相邻的一方和另一方的槽夹住的上述半导体衬底的区域内的上述一方的槽的侧壁面倾斜地注入第1导电型杂质，在上述一方的槽的侧壁面上形成具有比上述高浓度区域低的杂质浓度的第1导电型的第1杂质区的工序；以及对被上述一方和另一方的槽夹住的上述半导体衬底的区域内的上述另一方的槽的侧壁面倾斜地注入第2导电型杂质，在上述另一方的槽的侧壁面上形成第2导电型的第2杂质区以便与上述第1杂质区构成pn结的工序，上述第1深度位置位于从上述高浓度区域与上述低浓度区域的接合部算起到上述第2主面一侧隔开上述第1和第2导电型杂质在制造时扩散的长度以上的间隔的位置上，以直接入射到从上述高浓度区域与上述低浓度区域的接合部算起到上述第2主面一侧隔开了上述第1和第2导电型杂质在制造时扩散的长度以上的间隔的深度位置上的上述槽的侧壁面上的角度注入上述第1和第2导电型杂质这两者。10．如权利要求9中所述的半导体装置的制造方法，其特征在于将多个上述槽形成为具有第2延伸部，该第2延伸部与上述第1延伸部连通，从上述第1深度位置开始延伸到上述第2主面一侧的第2深度位置，而且具有与上述第1延伸部不同的上述侧壁面的斜率。11．如权利要求9中所述的半导体装置的制造方法，其特征在于，还具备在上述第1和第2杂质区的上述第1主面一侧形成第2导电型的第3杂质区以便与上述第2杂质区导电性地连接的工序；在上述第1主面和上述一方的槽的侧壁面的至少任一个面上形成第1导电型的第4杂质区以便夹住上述第3杂质区与上述第1杂质区相对的工序；以及形成栅电极层以便与被上述第1和第4杂质区夹住的上述第3杂质区相对而中间介入了栅绝缘层的工序。12．如权利要求11中所述的半导体装置的制造方法，其特征在于在上述槽内形成上述栅电极层。13．如权利要求11中所述的半导体装置的制造方法，其特征在于在上述第1主面上形成上述栅电极层。14．如权利要求9中所述的半导体装置的制造方法，其特征在于，还具备在上述第1和第2杂质区的上述第1主面一侧形成第2导电型的第3杂质区以便与上述第2杂质区导电性地连接的工序。15．如权利要求9中所述的半导体装置的制造方法，其特征在于，还具备形成与上述第1杂质区进行肖特基接合的电极层的工序。16．如权利要求9中所述的半导体装置的制造方法，其特征在于，还具备上述第1和第2导电型杂质在制造时扩散的长度比从上述一方或另一方的槽的侧壁面开始到上述第1和第2杂质区的pn结为止的距离长。全文摘要在半导体衬底的第1主面上形成了多个槽5a,在槽5a间被夹住的区域内形成了p型扩散区2和n型扩散区3,以便沿槽的深度方向构成pn结。P型扩散区2具有从一方的槽5a的侧壁面扩散了p型杂质的杂质浓度分布,n型扩散区3具有从另一方的槽5a的侧壁面扩散了n型杂质的杂质浓度分布。在p型扩散区2和n型扩散区3的第2主面一侧形成了n文档编号H01L29/423GK1279822SQ9881141公开日2001年1月10日申请日期1998年7月23日优先权日1998年7月23日发明者新田哲也,凑忠玄,上西明夫申请人:三菱电机株式会社