专利名称：半导体集成电路及其制造方法
技术领域：
本发明涉及集成电路器件及其制造方法，特别涉及一种有效地用于具有静态存储器(SRAM；静态随机存取存储器)和逻辑电路的半导体集成电路器件的技术。
SRAM是一种利用触发电路作存储元件的存储器，其双稳态分别存储与“1”和“0”有关的信息，其特征在于其容易应用，因为与DRAM(动态随机存取存储器)不同，其不需要刷新操作。触发电路由两个反相电路构成。一个反相电路的输出电连接到另一反相电路的输入，另一反相电路的输出电连接到第一个反相电路的输入。每个反相电路包括有助于信息存储的驱动晶体管和为驱动晶体管提供电源电压的负载元件。另外，触发电路设置在一对数据线之间，在该结构中，触发电路和每个数据线之间具有转移晶体管，以电连接或电断连触发电路与数据线。
这种SRAM的存储单元根据存储单元中的负载元件，被分为高阻负载型单元和CMIS(互补金属绝缘体半导体)型单元。在高阻负载型中，多晶硅电阻器用作负载元件。这种情况下，由于电阻器占据小面积，并可以叠于驱动晶体管等之上，可以使存储单元区的总面积最小，从而提供大容量。另一方面，p沟道型MISFET用作CMIS型中的负载元件，使之功耗最小。某些CMIS型存储单元具有所谓的TFT(薄膜晶体管)结构，其中两个多晶硅层设置于用作驱动晶体管的n沟道型MOSFET的层上，其中将用作负载元件的p沟道型MOSFET由多晶层构成，也可以减小存储单元区的总面积。
例如，日本专利特许公开167655/1996中介绍了一种具有SRAM的半导体集成电路器件。为了在同一芯片中集成高性能的逻辑电路和高度集成的CMOS型单元阵列，同时不增加制造工艺的复杂性，公开了一种结构，其中逻辑电路由上沟道型n沟道MOSFET和p沟道MOSFET构成，其中存储单元通过直接连接具有相同导电性的n沟道MOSFE和p沟道MOSFET的栅极构成。
国际公开No.W97/38444公开了一种调节SRAM的转移晶体管的阈值电压的方法。
本发明人发现了具有SRAM的集成电路器件的上述技术具有以下问题。
具体说，具有SRAM的半导体集成电路器件的一个问题是，没有充分注意设定形成存储单元的元件和因趋向于较高速度、较低功耗和较高的元件集成度产生的其它元件的单独阈值电压，在过去只考虑到制造的难易制造器件时未显现出半导体集成电路器件在存储电路中具有工作失效。例如，对于具有设置于同一半导体衬底上的SRAM和逻辑电路的半导体集成电路器件，正在努力使逻辑电路和SRAM外围电路(此后称为“逻辑电路等”)具有较高的速度、较低的功耗和半导体集成电路器件作为一个整体的较高集成度。人们正努力去降低逻辑电路等的阈值电压，以提高它们的速度。然而，在只考虑例如容易制造等因素，而不考虑逻辑电路等趋于提高速度及降低半导体集成电路器件功耗的明显趋势，在同一步骤中设定逻辑电路等和存储电路的阈值电压时，尽管可以提高逻辑电路等的工作速度，但存储电路中的存储单元的噪声裕度降低。本发明人进行的研究揭示出这引起了甚至具有在同一步设定的逻辑电路等和存储电路的阈值电压时也不发生的存储电路的工作失效。
本发明的目的是提供一种技术，能够提高具有SRAM的半导体集成电路器件的工作裕度。
本发明另一目的是提供一种技术，能够降低具有SRAM的半导体集成电路器件的功耗。
本发明的又一目的是提供一种技术，能够提高对具有SRAM的半导体集成电路器件的存储器的写裕度。
从以下说明书和各附图的介绍中，可以更清楚本发明的上述和其它目的及新特点。
下面简要介绍本说明书所公开的发明的基本方案。
根据本发明的半导体集成电路器件是一种半导体衬底上形成有多个构成SRAM的存储单元的第一场效应晶体管和除此之外的第二场效应晶体管的半导体集成电路器件，其中所说多个第一场效应晶体管中的至少一个第一场效应晶体管的阈值电压比所说第二场效应晶体管的阈值电压较高。
根据本发明制造半导体集成电路器件的方法是一种制造半导体衬底上形成有多个构成SRAM的存储单元的第一场效应晶体管和除此之外的第二场效应晶体管的半导体集成电路器件的方法，该方法包括杂质引入步骤，用于选择性地将第一杂质引入将在所说半导体衬底上形成至少一个所说第一场效应晶体管的区域中，以便将所说多个第一场效应晶体管中的所说至少一个第一场效应晶体管的阈值电压，设定为高于所说第二场效应晶体管的阈值电压。
根据本发明的制造半导体集成电路器件的方法是一种制造半导体衬底上形成有多个构成SRAM的存储单元的第一场效应晶体管和除此之外的第二场效应晶体管的半导体集成电路器件的方法，包括一个选择性地在将在所说半导体衬底上形成所说第二场效应晶体管的区域中引入氮的步骤，此后，在所说半导体衬底上形成栅绝缘膜，以将所说多个第一场效应晶体管中的所说至少一个第一场效应晶体管的阈值电压，设定为高于所说第二场效应晶体管的阈值电压。
图1是解释一种半导体集成电路器件的电路框图的结构的示图，这是实现本发明的一种模式。
图2是图1中的半导体集成电路器件上的SRAM中的存储单元的电路示图。
图3是图1中的半导体集成电路器件的SRAM的存储单元区的主要部件的平面图。
图4是图1中的半导体集成电路器件的SRAM的存储单元区中的图3所示部分上面一层的平面图。
图5是在半导体集成电路器件的一制造步骤中图1的半导体集成电路器件的主要部分的剖面图。
图6是图5所示步骤后的制造步骤中图1中的半导体集成电路器件的主要部分的平面图。
图7是图6所示步骤后的制造步骤中图1中的半导体集成电路器件的SRAM的存储单元区的主要部分的剖面图。
图8是图7所示步骤后的制造步骤中图1中的半导体集成电路器件的主要部分的剖面图。
图9是图8所示步骤后的制造步骤中图1中的半导体集成电路器件的主要部分的剖面图。
图10是图9所示步骤后的制造步骤中图1中的半导体集成电路器件的主要部分的剖面图。
图11是图10所示步骤后的制造步骤中图1中的半导体集成电路器件的主要部分的剖面图。
图12是图11所示步骤后的制造步骤中图1中的半导体集成电路器件的主要部分的剖面图。
图13是图12所示步骤后的制造步骤中图1中的半导体集成电路器件的主要部分的剖面图。
图14是图13所示步骤后的制造步骤中图1中的半导体集成电路器件的主要部分的剖面图。
图15是图14所示步骤后的制造步骤中图1中的半导体集成电路器件的主要部分的剖面图。
图16是图15所示步骤后的制造步骤中图1中的半导体集成电路器件的主要部分的剖面图。
图17是图16所示步骤后的制造步骤中图1中的半导体集成电路器件的主要部分的剖面图。
图18展示了图1中的半导体集成电路器件的SNM特性。
图19为比较的目的展示了本发明人的研究技术的SNM特性，用于解释图1中的集成电路器件的效果。
图20是展示图1中的半导体集成电路器件的SRAM中的驱动场效应晶体管的阈值电压和SNM间关系的曲线图。
图21是在半导体集成电路器件的一制造步骤中半导体集成电路器件的SRAM的存储单元的主要部分的平面图，这是实现本发明的另一模式。
图22是在半导体集成电路器件的一制造步骤中半导体集成电路器件的SRAM的存储单元的主要部分的平面图，这是实现本发明的再一模式。
图23是在半导体集成电路器件的一制造步骤中半导体集成电路器件的主要部分的平面图，这是实现本发明的又一模式。
图24是图23所示步骤后的制造步骤中半导体集成电路器件的主要部分的剖面图。
图25是图24所示步骤后的制造步骤中半导体集成电路器件的主要部分的剖面图。
图26是解释SRAM的SNM特性的曲线图。
图27是本发明人研究的半导体集成电路器件的SNM特性的曲线图。
图28是展示构成本发明人研究的半导体集成电路器件的SRAM的转移场效应晶体管和用作负载电阻的场效应晶体管的漏电流间的关系的曲线图。
图29是展示构成本发明人研究的半导体集成电路器件的SRAM的转移场效应晶体管和用作负载电阻的场效应晶体管的漏电流间的关系的曲线图。
下面参照附图详细介绍实现本发明的各种模式(所有附图中具有相同功能的部件给出相同的参考数字，以介绍实现本发明的各种模式，对其不再重复介绍)。
实施例1图1-4是解释本发明的半导体集成电路器件的结构的示图。图5-17是各制造步骤期间半导体集成电路器件的主要部分的剖面图，用于解释制造图1中的半导体集成电路器件的方法。图18是解释实现发明的当前模式的效果的示图。图19展示了本发明人研究的技术，用于解释实现本发明的当前模式的效果。图20是解释实现本发明的当前模式的效果的示图。
关于所属领域的技术原理，在说“阈值电压(此后表示为Vth)为高”时，意思是预计的Vth增大值超过由于沟道宽度等尺寸不同造成的Vth增大值。另外，在所属领域的技术原理中，Vth表示在每个单位沟道宽度(例如，每1微米宽度)有1.0微安的电流时表现的栅压。
根据本发明的技术原理，在图1所示的同一半导体衬底上具有构成SRAM(静态随机存取存储器)的MISFET(金属绝缘体半导体)和构成如微处理器等逻辑电路的其它MISFET的半导体集成电路器件中，为构成SRAM的MISFET和其它MISFET设定单独的Vth。其根据是如下所述的本发明人的研究结果。例如，同一半导体衬底上具有SRAM和逻辑电路等的半导体集成电路器件的较高工作速度和较低功耗(即，较低电源电压)的发展趋势，及元件较高集成度的发展趋势的结果是，在SRAM的存储单元中发生了随机位错误。本发明人进行了研究，发现了一种错误模式，其中这种存储单元具有小的工作裕度，是这种错误的主要原因。进一步的研究表明，由于这种半导体集成电路器件的较高速度和较低电源电压的趋势或元件的较高集成度的趋势的缘故，潜在的问题已变为现实。
具体说，为了提高上述半导体集成电路器件的逻辑电路等的速度，一般是减小Vth。然而，在只考虑制造的难易程度，而不考虑逻辑电路等的较高速度发展趋势、半导体集成电路器件的较低功耗发展趋势，或元件的较高集成度的发展趋势，在同一步骤设定逻辑电路等和存储电路的Vth时，存储单元区中的MISFET的Vth也降低，引起了存储器中的工作错误，这些错误甚至在用同一步骤设定的逻辑电路等和存储电路的Vth时还未显现出来。
尤其是，在基于LOCOS(硅的局部氧化)工艺的隔离结构(浅沟槽隔离)由沟槽型掩埋隔离结构代替，以实现更高的元件集成度时，MISFET呈现相反的窄沟道特性，导致了低Vth。如果不考虑这一点，而只考虑制造的难易度，在同一步骤中设定逻辑电路等和存储电路的Vth，则存储单元区中的MISFET的Vth极大地减小，引起了所说存储器中从未出现的工作错误。
图26是展示存储单元的工作稳定性的波形，例如，通过以重叠关系相对于加于另一节点上的电压绘制6MISFET型SRAM中存储单元的一个节点上的电压得到的波形(转移曲线)。曲线彼此重叠的区表示噪声的裕度，这种重叠区(在45度角方向上最长的区域)的长度是静态噪声裕度(SNM)。重叠越大(即，SNM越大)，则存储器工作的稳定性越高。然而，在驱动存储单元的MISFET的Vth低到与逻辑电路等一样的Vth，特别是，采用同一步骤设定的逻辑电路等和存储电路的Vth时，SNM很小，如图27所示，导致了存储器工作不稳定。
图28和29是展示存储单元的转移MISFET和将用作负载电阻的MISFET的漏电流的测量结果的曲线图。这些图表示Vth太高或太低时，转移MISFET中会发生读错误，在Vth太低时用作负载电阻的MISFET中会发生写错误。即，本发明人发现，优选根据工作环境、工作条件等不仅与逻辑电路等的Vth分别设定驱动存储单元的MISFET的Vth，还设定转移MISFET和用作负载电阻的MISFET的Vth。
接下来，以本发明的这种技术原理应用于具有例如高速缓冲存储器的SRAM的微处理器作为例子，介绍根据实现本发明的当前模式的集成电路器件的结构。
图1示出了实现发明的该模式的半导体芯片IC中具有的主电路框图。具体说，该半导体芯片IC例如包括输入/输出电路I/O、例如微处理器(CPU)等逻辑电路2A-2C、用于高速缓冲存储器的SRAM、锁相环电路PLL、时钟脉冲发生电路CPG等。该半导体集成电路器件的高电位侧的电源电压例如为2.5V或更小。形成该半导体集成电路器件的MISFET的最小栅长例如为约0.25微米。例如，必须快的MISFET的Vth为0.25V或更小。
例如，SRAM的存储单元区内提供有多个图2所示的6MISFET(金属绝缘体半导体场效应晶体管)型存储单元MC。存储单元MC设置在一对互补的数据线DL1、DL2(DL)和字线WL的交点附近，包括一对驱动MISFET Qd1、Qd2(Qd；第一场效应晶体管)、用作负载电阻的一对MISFET QL1、QL2(QL；第一场效应晶体管)和一对转移MISFET Qt1、Qt2(Qt；第一场效应晶体管)。互补数据线对DL1、DL2传输彼此反相的信号。
所说驱动MISFET对Qd1、Qd2和用作负载电阻的MISFET对QL1、QL2构成触发电路。触发电路是一个存储一位信息(“1”或“0”)的存储单元，其与其一端的高电位侧(用作负载电阻的MISFET QL1、QL2侧)的电源Vdd电连接，并与另一端的地侧(驱动MISFET Qd1、Qd2侧)的电源GND电连接。例如，高电位侧的电源Vdd电压约为1.8V，地侧的电源GND电压为0V。
转移MISFET对Qt1、Qt2是电连接和断开触发电路与数据线DL1、DL2的开关元件，它们分别插在触发电路的输入和输出(累积节点N1和N2)及数据线DL1、DL2之间。转移MISFET对Qt1、Qt2的栅极电连接到字线WL。
图3和4示出了存储单元区的主要部分的平面图。图4展示了与作为平面图的图3相同的位置，其作为剖面图展示了图3中所示层上的第一层布线和第二层布线。
半导体衬底3例如由p型硅(Si)构成。以后将介绍的p阱和n阱形成于半导体衬底3上，隔离区4形成于半导体衬底3的主表面上。转移MISFET Qt、驱动MISFET Qd和用作负载电阻的MISFETQL形成于由隔离区4包围的有源区中。转移MISFET Qt和驱动MISFET Qd例如由n沟道MISFET构成，用作负载电阻的MISFETQL例如由p沟道MISFET构成。图3中，nMIS表示形成n沟道MISFET的区域，pMIS表示形成p沟道MISFET的区域。按实现发明的本模式，驱动MISFET Qd、转移MISFET Qt和用作负载电阻的MISFET QL的设计沟道宽度小于形成逻辑电路和SRAM外围电路的MISFET(第二场效应晶体管)的设计沟道宽度。术语“设计”表示可以包括一些误差。
转移晶体管MISFET Qt包括n型半导体区5和栅极6gt；驱动MISFET Qd包括n型半导体区5和栅极6gd，用作负载电阻的MISFET包括p型半导体区和栅极6gL。
n型半导体区5是形成转移MISFET Qt和驱动MISFET Qd的源和漏的区域，例如通过在所说p阱中注入磷(P)或砷(As)形成。一个这样的n型半导体区5是转移MISFET Qt和驱动MISFET Qd共享的区域，用作电连接两种MISFET的布线。转移MISFET Qt的另一n型半导体区5通过数据线的连接孔8A电连接到数据线DL(见图4)。数据线DL例如由铝、铝-硅-铜合金等构成，形成于第二布线层中。由转移MISFET Qt和驱动MISFET Qd共享的n型半导体区5通过连接孔8B连接到其它驱动MISFET Qd和将与之成对的用作负载电阻的MISFET QL的栅极6gdm、6gL，并电连接到第一层布线9L(见图4)。第一层布线9L例如由铝、铝-硅-铜等构成，通过连接孔8C连接到负载电阻MISFET QL的一个p型半导体区7。驱动MISFET Qd的另一n型半导体区5通过连接孔8D电连接到用于低电位侧电源GND的第一层布线9LG(见图4)。负载电阻MISFET QL的另一p型半导体区7通过连接孔8E电连接到用于高电位侧电源Vdd的第一层布线9LV(见图4)。
转移MISFET Qt的栅极6gt由字线WL的一部分构成，形状为在图3的水平方向延伸的平面带状图形。驱动MISFET Qd和用作负载电阻的MISFET QL的栅极6gd、6gL按整个栅图形的一部分形成。该栅图形的一部分沿对角线延伸到连接栅极6gd、6gL的栅图形部分，并作为整体按平面Y形构形形成。栅图形的沿对角线延伸的部分的端部通过连接孔8B电连接到n型半导体5和第一层布线9L，用作布线。一个存储单元MC具有在图3的水平方向彼此相邻的两个栅图形。栅极6gt、6gL形成于以后将介绍的栅绝缘膜上，例如，可以由以下膜构成，单层低阻多晶硅膜，通过在低阻多晶硅膜上设置由硅化钨等构成的硅化物层形成的多层膜，或通过在低阻多晶硅膜上设置例如钨等金属膜且两者间具有氮化钛、硅化钨等形成的多层膜。
下面结合图5-17介绍实现发明的本模式的制造半导体集成电路器件的方法的例子。在所有附图中，I/O·NMIS表示将形成用于构成输入/输出电路的n沟道型MISFET的区域；I/O·PMIS表示将形成用于构成输入/输出电路的p沟道型MISFET的区域；逻辑·NMIS表示将形成用于逻辑电路的n沟道型MISFET的区域；逻辑·PMIS表示将形成用于逻辑电路的p沟道型MISFET的区域。将形成驱动MISFET和用作负载电阻的MISFET的区域的例子见图5-17中所示的存储单元区。
例如，如图5所示，首先，在800℃的温度下，对具有10Ωcm量级电阻率的p型半导体衬底(此阶段为半导体晶片)3进行湿氧化，在其表面上形成厚约10nm的薄氧化硅膜10，然后，利用CVD(化学汽相淀积)法在其上淀积厚约200nm的氮化硅膜11。形成氧化硅膜10为的是缓和在以后步骤熔结(玻璃化)元件隔离沟槽中掩埋的氧化硅膜时作用于半导体衬底3上的应力。由于氮化硅膜11具有耐氧化的性质，所以用作防止其下的衬底表面(有源区)氧化的掩模。
然后，利用光刻胶膜作掩模，干法腐蚀氮化硅膜11、氧化硅膜10和半导体衬底3，在元件隔离区中半导体衬底3上形成深约300-400nm的隔离沟槽4a。隔离沟槽4a可以通过以下步骤形成，利用光刻胶膜作掩模，干法腐蚀氮化硅膜11，然后去掉光刻胶膜，再利用构图的氮化硅膜11作掩模，干法腐蚀氧化硅膜10和半导体衬底3。
接着，按实现发明的本模式，进行如下所述的工艺(此后称为第一工艺)，有意地将构成SRAM的存储单元的驱动MISFET、转移MISFET和用作负载电阻的MISFET的Vth设定为比SRAM外围电路和逻辑电路的预定MISFET的Vth高。
首先，去掉形成隔离沟槽的光刻胶膜，并为了有意将驱动MISFET和转移MISFET的Vth设定的相对高，形成光刻胶图形12A，以便将形成驱动MISFET Qd和转移MISFET Qt的区域在半导体衬底3上露出，并使除此之外的区被如图所示覆盖。图6展示了与图3相同的存储单元区。尽管图6所示的阶段还没有形成各元件等，但为更清楚表示将形成光刻胶图形12A的位置展示了它们。另外，为了使附图更清楚，图6中绘制了光刻胶图形12A。光刻胶图形12A的图形构形不限于这里所示的，例如该图形可以形成为以下构形，暴露将形成驱动MISFET Qd和转移MISFET Qt的区域，并暴露形成于半导体衬底3上的n沟道型MISFET区域，尤其是将形成必须抑制源和漏间的任何漏电流的MISFET的区域，并覆盖其它区域。
然后，例如，利用光刻胶图形12A作掩模，在半导体衬底3中注入二氟化硼(BF2)离子。尽管以下条件不限制本发明，但仍在如下所述条件下进行该步骤。具体说，离子注入能量为约40keV；剂量为约1×1012/cm2；离子注入角约为10度。以一角度注入离子，目的是通过在隔离沟槽4a的侧面注入杂质离子，整体提高有源区的Vth。离子注入的角度是杂质离子撞击半导体衬底3的主表面的角度。
接着，去掉光刻胶图形12A后，形成光刻胶图形12B，露出将在半导体衬底3上形成负载电阻MISFET QL的区域，如图7所示，以便有意地相对地提高负载电阻MISFET QL的Vth，并覆盖其它区域。图7也示出了与图3所示相同的存储单元区。尽管此阶段还没有形成各元件，但为了清楚地表示形成光刻胶图形12BA的位置展示了它们。另外，为附图清楚起见，图7中还绘出了光刻胶图形12B。光刻胶图形12B的图形构形不限于这里所示出的，例如该图形可以形成为这样的构形，暴露将形成负载电阻MISFET QL的区域，还暴露形成于半导体衬底底3上的p沟道型MISFET的区域，尤其是将形成必须抑制源和漏间的任何漏电流的MISFET的区域，并覆盖其它区域。
然后，利用光刻胶图形12B作掩模，在半导体衬底3中注入例如磷(P)离子。这可以在与为如上所述有意地相对地提高驱动MISFET Qd的Vth引入杂质的相同条件下进行，尽管它们不限制本发明。此后，去掉光刻胶图形12B。
为如上所述提高驱动MISFET Qd的Vth引入杂质的工艺和为提高负载电阻MISFET QL的Vth引入杂质的工艺的顺序可以倒过来。
通过进行这样一系列工艺有意地相对地提高驱动MISFET Qd、转移MISFET Qt和负载电阻MISFET QL的Vth。
这种第一工艺后，为去掉由于所说腐蚀在隔离沟槽4a内壁上形成的任何损伤层，在约1000℃对半导体衬底3进行干氧化，在隔离沟槽4a的内壁上形成厚约30nm的薄氧化硅膜。然后，如图8所示，在半导体衬底3上淀积厚约400nm氧化硅膜13，然后，对半导体衬底3进行湿氧化，以进行用于提高掩埋于隔离沟槽4a中的氧化硅膜13的质量的熔结(玻璃化)。例如，利用等离子体CVD工艺，淀积氧化硅膜13，等离子CVD工艺采用臭氧(O3)和四乙氧基硅烷(TEOS)作源气。
接着，进行CVD工艺，在氧化硅膜13上淀积厚约200nm的氮化硅膜，然后用光刻胶膜作掩模，干法腐蚀氮化硅膜，只在具有较大面积的隔离沟槽4a例如存储阵列和外围电路之间的边界上留下氮化硅膜14。形成留在隔离沟槽4a上的氮化硅膜14，为的是防止在下一步骤利用化学机械抛光(CMP)工艺，抛光和平面化氧化硅膜13时，具有较大面积的隔离沟槽4a中的氧化硅膜13被抛光到比具有较小面积的隔离沟槽中的氧化硅膜13更大的深度。
然后，在去掉了用于构图氮化硅膜14的光刻胶膜后，利用氮化硅膜11、14作停止层进行CMP工艺，抛光并在隔离沟槽4a中留下氧化硅膜13，从而形成隔离区4。尽管由于沟槽型隔离结构用作隔离区4的结构，反窄沟道特性造成的构成存储单元的MISFET的Vth的减小通常是不避免的，但实现发明的这种模式没有这种问题，因为它包括了所说第一工艺或以后将介绍的工艺，用于有意地相对地提高构成存储单元的MISFET的Vth。
然后，去掉氮化硅膜11、14，对半导体衬底3进行预氧化工艺，在半导体衬底3上形成厚约10nm的栅绝缘膜。然后，如图9所示，在半导体衬底3的主表面上形成露出掩埋区的光刻胶图形12C，并覆盖其它区，例如利用光刻胶图形12作掩模，在半导体衬底3中注入磷离子，在半导体衬底3中形成n型掩埋区15。尽管由于还未对半导体衬底3进行杂质的激活等需要的热处理，所以此阶段还没有形成n型掩埋区15，但为介绍清楚起见，这里示出了该区。
接着，在去掉了光刻胶图形12C后，形成露出半导体衬底3的整个主表面上的n阱区，并覆盖其它区的光刻胶图形。然后，例如，利用此光刻胶图形作掩模，在半导体衬底3中注入磷离子。这里分别进行两种杂质引入步骤，这两个步骤是引入至少形成n阱区16NW的所说杂质的步骤，和引入设定形成于除存储单元区外的区域中的n阱16NW中的MISFET的Vth的杂质的步骤。然后，去掉此光刻胶图形。
接着，如图10所示，在半导体衬底3的整个主表面上形成露出p阱区并覆盖其它区的光刻胶图形12D。然后，利用该光刻胶图形12D作掩模，在半导体衬底3中注入例如硼或二氟化硼离子。这里分别进行两种杂质的引入步骤，这两个步骤是引入至少形成p阱16NW的杂质的步骤，和引入设定形成于除存储单元区外的区域中的p阱16PW中的MISFET的Vth的杂质的步骤。然后，去掉光刻胶图形12D。
引入阱等的杂质的所说步骤后，可以进行以后介绍的工艺(此后称为第二工艺)，代替上述第一工艺，以有意地将所说驱动MISFET、转移MISFET和用作负载电阻的MISFET的Vth相对地提高到高于SRAM外围电路和逻辑电路的预定MISFET的Vth。
首先，为将驱动MISFET和转移MISFET的Vth有意地相对地设定得较高，形成图6所示的所说光刻胶图形12A(或作为其改形的光刻胶图形)。尽管此阶段还未形成各元件等，但为了使形成光刻图形12A的位置更清楚，这里示出了这些图形。
然后，例如利用光刻胶图形12A作掩模，在半导体衬底3中注入二氟化硼(BF2)离子。在以下所述条件进行该步骤，尽管这些条件不限制发明。具体说，离子注入能量为约60KeV；剂量约3×1012/cm2；离子注入角度约90度(即，垂直于半导体衬底3的主表面)。
接着，去掉光刻胶图形12A后，形成图7所示的所说光刻胶图形12B(或其改形)，以有意地相对地提高负载电阻MISFET QL的Vth。尽管该阶段还没形成各元件等，但为了清楚表示将形成光刻胶12B的位置，这里示出了它们。
随后，例如，利用光刻胶图形12B作掩模，在半导体衬底3中注入磷(P)离子。条件可以与第二工艺中引入杂质以有意地相对地提高驱动MISFET Qt等的Vth的所说条件相同，只是离子注入能量例如为约40KeV，但这不限制发明。
这种情况下，如上所述引入杂质以提高驱动MISFET Qd等的Vth的工艺和引入杂质以提高用作负载电阻的MISFET QL的Vth的工艺的顺序也可以反过来。
通过进行这一系列的工艺，可以有意地相对地提高转移MISFETQt和用作负载电阻的MISFET QL的Vth。
这第二工艺后，热处理半导体衬底3，以进行引入到半导体衬底3中的杂质的激活等，从而在半导体衬底3上形成n阱16NW、p阱16PW和n型掩埋区15。
按实现发明的该模式，然后该工艺进行形成栅绝缘膜的步骤，形成栅绝缘膜的步骤可以利用如下所述的工艺(此后称为第三工艺)进行，代替上述第一工艺或第二工艺，以有意地相对地将所说驱动MISFET、转移MISFET和用作负载阻的MISFET的Vth提高到大于SRAM外围电路和逻辑电路的预定MISFET的Vth。
首先，形成光刻胶图形，露出将在外围电路和逻辑电路区中形成其工作速度必须提高的MISFET的区域，并覆盖将形成必须抑制整个存储单元区及外围电路和逻辑电路区上源和漏间任何漏电流的MISFET的区域。
随后，例如，利用该光刻胶图形作掩模，在半导体衬底3中注入氮(N)离子。该步在以下条件下进行，尽管它们不限制本发明。具体说，离子注入能量约5KeV；剂量约为4×1014/cm2；离子注入角度约90度。
所以，可以将存储单元区中的驱动MISFET、转移MISFET和用作负载电阻的MISFET的Vth有意地相对地设定得较高。理由如下。具体说，在其栅绝缘膜中包含有氮时，MISFET的Vth减小。另外，在掺杂有氮的区域中，栅绝缘膜被氮化，具有提高的抗氧化性，因此变得比不掺杂氮的区域中的栅绝缘膜更薄。其栅绝缘膜形成于掺杂有氮的区域中的MISFET的Vth可以比其栅绝缘膜形成于不掺杂的区域中的MISFET的Vth更小。
由于在掺有氮的区域中氮在栅绝缘膜和半导体衬底3的界面上分凝，所以其优点是可以提高栅绝缘膜的可靠性。已知栅绝缘膜厚度的减小会引起栅绝缘膜和半导体衬底3间的界面的形变，这归因于其自身与半导体衬底3间的热膨胀系数的不同，引发了热载流子。上述的原因是这种形变由在半导体衬底3的界面上分凝的氮缓冲。由于存储单元区中不容易发生热载流子问题，所以即使存储单元区掺杂有氮，也没有什么特殊问题。
尽管实现发明的本模式涉及进行所说第三工艺代替所说第一工艺或第二工艺的情况，但这不限制本发明，第三工艺可以与第一或第二工艺结合进行。
此第三工艺后，该工艺例如进行形成如下所述的栅绝缘膜的工艺、首先，进行形成形成于半导体衬底3上具有高耐压的MISFET的栅绝缘膜的氧化工艺，在半导体衬底3的主表面上形成最大相对厚度例如约9nm或更厚的栅绝缘膜。然后，在栅绝缘膜上形成光刻胶图形，覆盖将形成具有高耐压的MISFET的区域，并露出其它区域，然后去掉光刻胶图形暴露出的厚栅绝缘膜，进一步去掉光刻胶图形。
尽管该工艺此后一般进行形成除具有高耐压的MISFET外的MISFET的栅绝缘膜的步骤，但根据实现发明的本模式，除所说第一、第二或第三工艺外，可以进行以下所述工艺(此后称第四工艺)，以将所说驱动MISFET、转移MISFET和用作负载电阻的MISFETE的Vth有意地相对地设定为高于SRAM外围电路和逻辑电路的预定MISFET的Vth。
首先，进行形成构成存储单元的MISFET和必须抑制源和漏间的任何漏电流的MISFET的绝缘膜的氧化工艺，以在半导体衬底3的主表面上形成中间相对厚度例如约5nm的栅绝缘膜。栅绝缘膜的厚度形成为大于在将在外围电路和逻辑电路的区域中形成其工作速度必须提高的MISFET的区域中形成的栅绝缘膜的厚度。所以可以有意地相对地提高构成存储的MISFET和必须抑制任何漏电流的MISFET的Vth。
然后，在具有中间厚度的栅绝缘膜上形成光刻胶图形，覆盖将在整个存储单元区、外围电路区和逻辑电路区中形成必须抑制任何漏电流的MISFET的区域，暴露其它区域，然后，去掉由光刻胶图形暴露出的中间厚度的栅绝缘膜，并进一步去掉该光刻胶图形。
然后，进行在半导体衬底3上形成必须高速工作的MISFET的栅绝缘膜的氧化工艺，以在半导体衬底3的主表面上形成最小相对厚度例如约5nm的栅绝缘膜。
接着，如图11所示，利用CVD工艺等，在衬底3上形成构成栅极的导电膜18，覆盖如上所述形成的栅绝缘膜17和隔离区4的上表面。例如，导电膜18可以由以下膜构成，由低阻多晶硅膜构成的单层膜，通过用例如硅化钨膜涂敷低阻多晶硅膜形成的多层膜，或通过用如钨等金属膜涂敷低阻多晶硅膜且两者间具有如氮化钛、硅化钨等阻挡金属膜形成的多层膜。所说阻挡金属膜用作防止钨膜和多晶硅膜在高温热处理中彼此反应，在它们的界面处形成高阻硅化物层的阻挡层。
随后，在导电膜18上形成光刻胶图形12E，暴露将在存储单元区和其它区形成n沟道型MISFET的区域，并覆盖其它区域，例如，利用导电膜18作掩模，注入磷离子。然后，在去掉光刻胶图形12E后，利用CVD工艺等，在导电膜18上淀积例如氧化硅或氮化硅等构成的帽盖绝缘膜。
接着，在用光刻胶图形作掩模，利用干法腐蚀工艺等构图了帽盖绝缘膜后，去掉光刻胶图形；利用构图的帽盖绝缘膜作掩模，构图导电膜18；去掉帽盖绝缘膜19，形成图12所示的栅极6g。可以利用光刻技术和干法腐蚀技术，一次构图帽盖绝缘膜和导电膜18，形成栅极6g(6gd，6gL)和帽盖绝缘膜。这种情况下，帽盖绝缘膜留在栅极6g上。栅极6g的最小栅长设定为可以抑制MISFET的短沟道效应，以将其的Vth保持在预定值或更大的容差范围内的最小尺寸(例如，0.24微米)。
接着，例如利用图13所示的光刻胶图形作掩模，在p阱16PW中注入磷(P)，在栅极6g的两侧上p阱16PW中形成n-型半导体区5a。尽管由于没进行激活等的热处理，在些阶段还没形成n-型半导体区5a，但为更好地理解这里展示了它们。
然后，去掉光刻胶图形后，例如，利用新形成的光刻胶图形12F作掩模，在n阱16NW中注入硼(B)离子，在栅极6g的两侧上n阱16NW中形成p-型半导体区7a。尽管由于没进行激活等的热处理，在些阶段还没形成p-型半导体区7a，但这里为更好地理解展示了它们。
接着，在去掉了光刻胶图形12F后，进行热处理，激活引入到半导体衬底3中的杂质；如图14所示，然后，利用CVD工艺等，在半导体衬底3上淀积厚约50nm的氮化硅膜；然后对氮化硅膜进行各向异性腐蚀，在栅极6g的两侧壁上形成侧壁间隔层19。该腐蚀利用促进氮化硅膜以比氧化硅膜更高的速率腐蚀的腐蚀气体进行，以使栅绝缘膜17和掩埋于隔离区4中的氧化硅膜的去除量最小。在由氮化硅膜构成的帽盖绝缘膜形成于栅极上6g时，过腐蚀的量还被限制为所需的最小量，以使其的去除量最小。
接着，例如，利用光刻胶图形作掩模，在p阱16PW注入砷(As)离子，形成n沟道型MISFET的n+型半导体区5b。尽管由于未进行用于激活等的热处理，所以还未形成n+型半导体区5b，但为了更好地理解这里示出了它们。图3所示的n型半导体区5等由n-型半导体区5a和n+型半导体区5b构成。
然后，去掉了光刻胶图形后，例如，利用新形成的光刻胶图形12G作掩模，在n阱16NW中注入硼(B)离子，形成p沟道型MISFET的p+型半导体区7b。尽管由于未进行用于激活等的热处理，还未形成p+型半导体区7b，但为了更好地理解这里示出了它们。图3所示的n型半导体区7等由p-型半导体区7a和p+型半导体区7b构成。
然后，去掉了光刻胶图形12G后，进行热处理，用于将引入到半导体衬底3中的杂质激活，形成p沟道型MISFET Qp、QL和n沟道型MISFET Qn、Qd。
接着，利用溅射工艺等，在半导体衬底3上淀积由氮化钛(TiN)、钴(Co)等构成的导电膜，然后进行热处理，在导电膜和半导体衬底3及栅极6g间的界面处形成硅化物层20，如图15所示。然后，在去掉了未硅化的导电膜后，再进行热处理。
接着，利用CVD工艺等，在半导体衬底3上淀积由氮化硅膜等构成的绝缘膜21a，利用CVD工艺等于其上淀积由PSG(磷硅玻璃)构成的绝缘膜21b；再在其上淀积例如由氧化硅构成的绝缘膜21c。然后，利用CMP工艺平面化绝缘膜21c的上表面，在绝缘膜21a-21c的一部分中形成连接孔8。然后，例如，按顺序在半导体衬底3上叠置淀积钛、氮化钛和钨，然后利用CMP工艺进行深腐蚀，在连接孔8中掩埋并形成导电膜22。
接着，例如按顺序在衬底3上叠置淀积钛、铝或铝合金、钛和氮化钛，然后利用光刻技术和干法腐蚀技术构图，形成第一层布线9L。然后，与所说第一层布线9L类似形成第二层布线23L和第三层布线24L。参考数字21d、21e例如表示由氧化硅构成的绝缘膜。然后采用制造半导体集成电路的普通方法，制造引入了用于高速缓冲存储器的SRAM的微处理器。
下面结合图18-20介绍实现发明的该模式的效果。
图18展示了按实现发明的该模式，有意地相对地提高构成存储单元的MISFET的Vth的情况下的转移曲线，图19展示了Vth不提高情况下的转移曲线。图20展示了驱动MISFET的Vth的SNM。
比较图18和19的转移曲线可知，实现发明的该模式可以显著提高SNM。尤其是，从图18-20可以看出，在进行第一工艺或第二工艺，提高驱动MISFET的Vth时，SNM突然增大，对于存储单元来说可以保持充分的工作裕度。
所以，实现发明的模式1可以实现以下效果。
(1)在引入了SRAM的微处理器中，由于有意地相对地提高了SRAM的存储单元的驱动MISFET、转移MISFET和用作负载电阻的MISFET的Vth，所以可以提高SRAM的SNM，同时提高微处理器的工作速度，降低了电源电压(即，降低了功耗)，并由于利用了沟槽型隔离结构提高了元件的集成度。
(2)可以降低引入SRAM的微处理器的存储器的读错误和写错误的发生率。
(3)根据上述(1)和(2)，可以提高引入了SRAM的小型化、高性能并且可以小功耗高速度工作的微处理器的工作可靠性。
实施例2图21是在制造期间实现发明的另一模式的半导体集成电路器件的主要部分的平面图。
尽管实现发明的所说模式1涉及到有意地相对地提高构成SRAM的存储单元的所有MISFET的Vth的情况，但本发明不限于此，可以有意地相对地提高SRAM的存储单元的预定MISFET的Vth。
实现发明的模式2介绍了这种方式，例如，为了有意地相对地提高转移MISFET的Vth，可以如图21所示在半导体衬底3上形成光刻胶图形12A2，代替在实现发明的所说模式1中介绍的所说第一工艺或第二工艺的图6所示的光刻胶图形12A，以便暴露将形成转移MISFET的区域，而覆盖其它区。图21展示了与图3、6等相同的存储单元区，并为了清楚地表示如上所述形成光刻胶图形12A2的位置展示了各元件等。为了附图的更清楚起见图21中还绘出了光刻胶图形12A2。另外，光刻胶图形12A2的构形不限制本发明，例如，该图形可以按以下构形形成，暴露将形成转移MISFET Qt的区域、将形成在半导体衬底3中形成的n沟道型MISFET的区域，尤其是将形成必须抑制源和漏间的任何漏电流的MISFET的区域，并覆盖其它区域。
根据实现发明的模式2，尤其是，可以降低存储器的读错误发生率，同时提高引入了SRAM的微处理器的工作速度，降低电源电压(即，减少功耗)，提高元件的集成度。因此，可以提高引入了SRAM的小型化、高性能并且可以小功耗高速工作的微处理器的工作可靠性。
实施例3图22是在制造期间实现发明的另一模式的半导体集成电路器件的主要部分的平面图。
实现发明的模式3是介绍有意地相对地提高驱动MISFET的Vth的情况，这种情况下，可以如图22所示在半导体衬底3上形成光刻胶图形12A3，代替在实现发明的所说模式1中介绍的所说第一工艺或第二工艺(见图6)的光刻胶图形12A，以便暴露将形成驱动MISFET的区域，而覆盖其它区。图22还展示了与图3、6等相同的存储单元区，并为了清楚地表示如上所述形成光刻胶图形12A3的位置展示了各元件等。为了附图的更清楚起见图22中还绘出了光刻胶图形12A3。另外，光刻胶图形12A3的构形不限制本发明，例如，该图形可以按以下构形形成，暴露将形成驱动MISFET Qt的区域、将形成在半导体衬底3中形成的n沟道型MISFET的区域，尤其是将形成必须抑制源和漏间的任何漏电流的MISFET的区域，并覆盖其它区域。
根据实现发明的模式3，尤其是，可以提高SRAM的SNM，同时提高引入了SRAM的微处理器的工作速度，降低电源电压(即，减少功耗)，提高元件的集成度。因此，可以提高引入了SRAM的小型化、高性能并且可以小功耗高速工作的微处理器的工作可靠性。
实施例4图23-25是在制造期间实现发明的另一模式的半导体集成电路器件的主要部分的平面图。
实现发明的模式4介绍了实现发明的所说模式1中的所述的第三工艺的改形。具体说，尽管所说第三工艺介绍了利用离子注入在半导体衬底中引入氮的情况，但由于按实现发明的模式4，在热处理气氛中混合氮气，氮在栅绝缘膜和半导体衬底间的界面处分凝，其特定方法如下。
首先，如图23所示，利用普通的栅氧化工艺，在半导体衬底3的主表面上形成例如由氧化硅构成的栅绝缘膜17；在半导体衬底3的主表面上形成光刻胶图形12H，覆盖存储单元区，并暴露其它区域；利用其作腐蚀掩模，去掉由此暴露的栅绝缘膜17。
然后去掉光刻胶12H，只在存储单元区中留下栅绝缘膜17，如图24所示。然后，例如，在NO(一氧化氮)或N2O(一氧化二氮)气氛中，对半导体衬底3进行栅氧化工艺，形成栅绝缘膜17(17a，17b)，如图25所示。于是，氮在栅绝缘膜17和半导体衬底3的界面处分凝(氧化氮工艺)。
此时，由于存储单元区中的栅绝缘膜17a比其它区中的栅绝缘膜17b厚，所以较薄栅绝缘膜17b中氮的浓度高于较厚栅绝缘膜17a中的浓度。结果，形成于存储单元区中的MISFET的Vth可以有意地相对地高于形成于其它区域中的MISFET的Vth。由于进一步的介绍与实现发明的模式1相同，所以省略了这些介绍。
实现发明的这种模式4可以得到与实现发明的模式1相同的效果。
尽管根据实现发明的几种模式具体介绍了本发明人做出的发明，但本发明不限于这些模式，显然在不背离本发明原理的情况下，可以以各种方式进行改形。
例如，半导体晶片不限于由硅单晶构成的单层膜，可以以各种方式改形。例如，可以采用通过在由硅单晶构成的半导体衬底的表面上形成薄外延层(例如1微米)得到的外延晶片，或者，可以采用通过提供用于在绝缘层上形成元件的半导体层得到的SOI(绝缘体上的硅)晶片。
尽管对本发明做出的将本发明应用于涉及作为本发明背景的应用领域的引入了SRAM存储单元的微处理器进行了上述介绍，但本发明不限于此，例如，本发明可以应用于只有SRAM构成的半导体集成电路器件等。另外，尽管实现发明的所说各模式涉及利用6MISFET型SRAM单元，但本发明不限于此，可以采用使用多晶硅电阻器作负载电阻元件的高阻负载型SRAM和具有所谓的TFT结构的SRAM单元，TFT结构中，驱动MISFET上设置有两层多晶硅，以便用多晶硅层形成用作负载电阻元件的p沟道型MOSFET。还可以应用于其中构成SRAM和其它电路的MISFET及双极晶体管形成于一个半导体衬底上的半导体器件。
下面简要说明本说明书所公开的发明的典型方案所具有的效果。
(1)本发明可以提高SRAM的静态噪声裕度(SNM)，同时提高引入了SRAM的微处理器的工作速度，降低其电源电压(即，降低功耗)。
(2)本发明可以降低引入了SRAM的微处理器的存储器的读错误和写错误发生率。
(3)根据上述(1)和(2)，可以提高引入了SRAM的可以小功耗高速工作的微处理器的工作可靠性。
权利要求
1.一种半导体集成电路器件，包括构成SRAM的存储单元的多个第一场效应晶体管，它们设置于半导体衬底上；及除所说第一场效应晶体管外的设置于所说半导体衬底上的第二场效应晶体管，其中所说多个第一场效应晶体管中至少一个第一场效应晶体管的阈值电压比所说第二场效应晶体管的阈值电压高。
2.一种半导体集成电路器件，包括构成SRAM的存储单元的驱动场效应晶体管、转移场效应晶体管和负载场效应晶体管，它们设置于半导体衬底上；及设置于所说半导体集成电路上的另一场效应晶体管，其中所说驱动场效应晶体管、转移场效应晶体管或负载场效应晶体管中至少两种或全部的阈值电压高于所说另一场效应晶体管的阈值电压。
3.一种半导体集成电路器件，包括构成SRAM的存储单元的驱动场效应晶体管，其设置于半导体衬底上；及设置于所说半导体衬底上的另一场效应晶体管，其中所说转移场效应晶体管的阈值电压高于所说另一场效应晶体管的阈值电压。
4.一种半导体集成电路器件，包括构成SRAM的存储单元的驱动场效应晶体管，其设置于半导体衬底上；及设置于所说半导体衬底上的另一场效应晶体管，其中所说转移场效应晶体管的阈值电压高于所说另一场效应晶体管的阈值电压，所说转移场效应晶体管的栅绝缘膜的设计厚度与所说另一场效应晶体管的栅绝缘膜的设计厚度相同。
5.一种半导体集成电路器件，包括构成SRAM的存储单元的负载场效应晶体管，其设置于半导体衬底上；及设置于所说半导体衬底上的另一场效应晶体管，其中所说负载场效应晶体管的阈值电压高于所说另一场效应晶体管的阈值电压。
6.根据权利要求1的半导体集成电路器件，其中其工作速度是100MHz以上。
7.根据权利要求1的半导体集成电路器件，其中设置于所说半导体衬底上的隔离区具有沟槽型结构。
8.根据权利要求1的半导体集成电路器件，其中至少一个所说第一场效应晶体管的设计沟道宽度小于所说第二场效应晶体管的设计沟道宽度。
9.一种制造半导体集成电路器件的方法，所说半导体集成电路器件具有形成于半导体衬底上构成SRAM的存储单元的多个第一场效应晶体管和除此之外的第二场效应晶体管，该方法包括杂质引入步骤，向将在所说半导体衬底上形成至少一个所说第一场效应晶体管的区域中选择性引入第一杂质，以将所说多个第一场效应晶体管中至少一个第一场效应晶体管的阈值电压设定为高于所说第二场效应晶体管的阈值电压。
10.一种制造半导体集成电路器件的方法，所说半导体集成电路器件具有形成于半导体衬底上构成SRAM的存储单元的多个第一场效应晶体管和除此之外的第二场效应晶体管，该方法包括(a)在所说半导体衬底上形成沟槽的步骤；(b)杂质引入步骤，向将在所说半导体衬底上形成至少一个所说第一场效应晶体管的区域中选择性引入第一杂质，以将所说多个第一场效应晶体管中至少一个第一场效应晶体管的阈值电压设定为高于所说第二场效应晶体管的阈值电压；(c)通过在所说步骤(b)之后在所说沟槽中掩埋绝缘膜形成隔离区的步骤；以及(d)杂质引入步骤，在所说步骤(c)后，向将在所说半导体衬底上形成相同导电类型的场效应晶体管的区域选择性地引入第二杂质，以设定所说第二场效应晶体管的阈值电压。
11.一种制造半导体集成电路器件的方法，所说半导体集成电路器件具有形成于半导体衬底上构成SRAM的存储单元的多个第一场效应晶体管和除此之外的第二场效应晶体管，该方法包括(a)在所说半导体衬底上形成沟槽的步骤；(b)通过在形成沟槽的所说步骤之后在所说沟槽中掩埋绝缘膜形成隔离区的步骤；(c)杂质引入步骤，在所说步骤(b)后，向将在所说半导体衬底上形成至少一个所说第一场效应晶体管的区域中选择性引入第一杂质，以将所说多个第一场效应晶体管中至少一个第一场效应晶体管的阈值电压设定为高于所说第二场效应晶体管的阈值电压；以及(d)杂质引入步骤，在所说步骤(c)后，向将在所说半导体衬底上形成相同导电类型的场效应晶体管的区域选择性地引入第二杂质，以设定所说第二场效应晶体管的阈值电压。
12.根据权利要求9的制造半导体集成电路器件的方法，其中所说至少一个场效应晶体管是驱动场效应晶体管。
13.一种制造半导体集成电路器件的方法，所说半导体集成电路器件具有形成于半导体衬底上构成SRAM的存储单元的多个第一场效应晶体管和除此之外的第二场效应晶体管，该方法包括(a)在所说半导体衬底上形成栅绝缘膜的步骤；(b)在所说步骤(a)后，在半导体衬底上形成光刻胶图形，以覆盖将形成所说第一场效应晶体管的区域，并暴露其它区域，然后去掉由其作掩模暴露的栅绝缘膜的步骤；(c)在步骤(b)后，去掉所说光刻胶图形，然后对所说半导体衬底进行氧化工艺，在将形成所说第一场效应晶体管的区域中形成栅绝缘膜的步骤，所说栅绝缘膜比形成于将形成所说第二场效应晶体管的区域中的栅绝缘膜厚，从而将所说多个第一场效应晶体管中至少一个第一场效应晶体管的阈值电压设定为比所说第二场效应晶体管的阈值电压高。
14.一种制造半导体集成电路器件的方法，所说半导体集成电路器件具有形成于半导体衬底上构成SRAM的存储单元的第一场效应晶体管和除此之外的第二场效应晶体管，该方法包括(a)向将在所说半导体衬底上形成至少一个所说第一场效应晶体管的区域中选择性引入第一杂质的步骤；(b)在所说半导体衬底上在将形成所说至少第一场效应晶体管的区域中形成栅绝缘膜的步骤，所说栅绝缘膜比形成于将形成所说第二场效应晶体管的区域中的栅绝缘膜厚，从而将所说多个第一场效应晶体管中至少一个第一场效应晶体管的阈值电压设定为高于所说第二场效应晶体管的阈值电压。
15.一种制造半导体集成电路器件的方法，所说半导体集成电路器件具有形成于半导体衬底上构成SRAM的存储单元的多个第一场效应晶体管和除此之外的第二场效应晶体管，该方法包括(a)在所说半导体衬底上形成沟槽的步骤；(b)杂质引入步骤，在所说步骤(a)后，向将在所说半导体衬底上形成至少一个所说第一场效应晶体管的区域中选择性引入第一杂质，以将所说多个第一场效应晶体管中至少一个第一场效应晶体管的阈值电压设定为高于所说第二场效应晶体管的阈值电压；(c)所说步骤(b)后，在形成沟槽的所说步骤后，通过在所说沟槽中掩埋绝缘膜形成隔离区的步骤；(d)杂质引入步骤，在所说步骤(c)后，向将在所说半导体衬底上形成相同导电类型的场效应晶体管的区域选择性地引入第二杂质，以设定所说第二场效应晶体管的阈值电压；(e)在所说步骤(d)后，在半导体衬底上形成栅绝缘膜的步骤；(f)在所说步骤(e)后，在半导体衬底上形成光刻胶图形，以覆盖将形成所说第一场效应晶体管的区域，并暴露其它区域，然后去掉用作掩模的光刻胶图形暴露的栅绝缘膜的步骤；以及(g)在所说步骤(f)后，去掉所说光刻胶图形，然后对所说半导体衬底进行氧化工艺，以在将形成所说第一场效应晶体管的区域中形成栅绝缘膜的步骤，所说栅绝缘膜比形成于将形成所说第二场效应晶体管的区域中的栅绝缘膜厚，
16.一种制造半导体集成电路器件的方法，所说半导体集成电路器件具有形成于半导体衬底上构成SRAM的存储单元的多个第一场效应晶体管和除此之外的第二场效应晶体管，该方法包括(a)在所说半导体衬底上形成沟槽的步骤；(b)在形成沟槽的所说步骤后，通过在所说沟槽中掩埋绝缘膜形成隔离区的步骤；(c)杂质引入步骤，所说步骤(b)后，向将在所说半导体衬底上形成至少一个所说第一场效应晶体管的区域中选择性引入第一杂质，以将所说多个第一场效应晶体管中至少一个第一场效应晶体管的阈值电压设定为高于所说第二场效应晶体管的阈值电压；(d)杂质引入步骤，在所步骤(b)后，向将在所说半导体衬底上形成相同导电类型的场效应晶体管的区域选择性引入第二杂质，以设定所说第二场效应晶体管的阈值电压；(e)在所说步骤(d)后，在半导体衬底上形成栅绝缘膜的步骤；(f)在所说步骤(e)后，在半导体衬底上形成光刻胶图形，以覆盖将形成所说第一场效应晶体管的区域，并暴露其它区域，然后去掉用作掩模的光刻胶图形暴露的栅绝缘膜的步骤；以及(g)在所说步骤(f)后，去掉所说光刻胶图形，然后对所说半导体衬底进行氧化工艺，以在将形成所说第一场效应晶体管的区域中形成栅绝缘膜的步骤，所说栅绝缘膜比形成于将形成所说第二场效应晶体管的区域中的栅绝缘膜厚。
17.一种制造半导体集成电路器件的方法，所说半导体集成电路器件具有形成于半导体衬底上构成SRAM的存储单元的多个第一场效应晶体管和除此之外的第二场效应晶体管，该方法包括向将在所说半导体衬底上形成所说第二场效应晶体管的区域中选择性引入氮，此后在所说半导体衬底上形成栅绝缘膜的步骤，从而将所说多个第一场效应晶体管中至少一个第一场效应晶体管的阈值电压设定为高于所说第二场效应晶体管的阈值电压。
18.一种制造半导体集成电路器件的方法，所说半导体集成电路器件具有形成于半导体衬底上构成SRAM的存储单元的多个第一场效应晶体管和除此之外的第二场效应晶体管，该方法包括(a)向将在所说半导体衬底上形成至少一个所说第一场效应晶体管的区域中选择性引入第一杂质的步骤；以及(b)向将在所说半导体衬底上形成所说第二场效应晶体管的区域中选择性引入氮，此后在所说半导体衬底上形成栅绝缘膜的步骤，从而将所说多个第一场效应晶体管中至少一个第一场效应晶体管的阈值电压设定为高于所说第二场晶体管应晶体管的阈值电压。
19.一种制造半导体集成电路器件的方法，所说半导体集成电路器件具有形成于半导体衬底上构成SRAM的存储单元的多个第一场效应晶体管和除此之外的第二场效应晶体管，该方法包括(a)在所说半导体衬底上形成沟槽的步骤；(b)杂质引入步骤，在所说步骤(a)后，向将在所说半导体衬底上形成至少一个所说第一场效应晶体管的区域中选择性引入第一杂质，以将所说多个第一场效应晶体管中至少一个第一场效应晶体管的阈值电压设定为高于所说第二场效应晶体管的阈值电压；(c)所说步骤(b)后，形成沟槽的所说步骤后，通过在所说沟槽中掩埋绝缘膜形成隔离区的步骤；(d)杂质引入步骤，在所说步骤(c)后，向将在所说半导体衬底上形成相同导电类型的场效应晶体管的区域选择性引入第二杂质，以设定所说第二场效应晶体管的阈值电压；以及(e)在所说步骤(d)后，向将在所说半导体衬底上形成所说第二场效应晶体管的区域中选择性引入氮，此后在所说半导体衬底上形成栅绝缘膜的步骤。
20.一种制造半导体集成电路器件的方法，所说半导体集成电路器件具有形成于半导体衬底上构成SRAM的存储单元的多个第一场效应晶体管和除此之外的第二场效应晶体管，该方法包括(a)在所说半导体衬底上形成沟槽的步骤；(b)在形成沟槽的所说步骤后，通过在所说沟槽中掩埋绝缘膜形成隔离区的步骤；(c)杂质引入步骤，所说步骤(b)后，向将在所说半导体衬底上形成至少一个所说第一场效应晶体管的区域中选择性引入第一杂质，以将所说多个第一场效应晶体管中至少一个第一场效应晶体管的阈值电压设定为高于所说第二场效应晶体管的阈值电压；(d)杂质引入步骤，在所说步骤(b)后，向将在所说半导体衬底上形成相同导电类型的场效应晶体管的区域选择性引入第二杂质，以设定所说第二场效应晶体管的阈值电压；以及(e)在所说步骤(d)后，向将在所说半导体衬底上形成所说第二场效应晶体管的区域中选择性引入氮，此后在所说半导体衬底上形成栅绝缘膜的步骤。
21.根据权利要求1的半导体集成电路器件，其中所说第二场效应晶体管构成微处理器。
22.根据权利要求2的半导体集成电路器件，其中所说另一场效应晶体管构成微处理器。
23.根据权利要求3的半导体集成电路器件，其中所说另一场效应晶体管构成微处理器。
24.根据权利要求4的半导体集成电路器件，其中所说另一场效应晶体管构成微处理器。
25.根据权利要求5的半导体集成电路器件，其中所说另一场效应晶体管构成微处理器。
全文摘要
提高包括SRAM的半导体集成电路器件的存储器的工作裕度。为了将构成SRAM的存储单元的驱动MISFET Qd、转移MISFET Qt和用作负载电阻的MISFET QL的Vth有意地相对地设定为高于SRAM外围电路和如微处理器等逻辑电路的预定MISFET的Vth,与设定预定MISFET的Vth的杂质引入步骤分开进行杂质引入步骤,以设定驱动MISFETQd、转移MISFET Qt和用作负载电阻的MISFET QL的Vth。
文档编号H01L27/105GK1244731SQ9911178
公开日2000年2月16日 申请日期1999年8月11日 优先权日1998年8月11日
发明者池田修二, 吉田安子, 儿岛雅之, 盐泽健治, 木村光行, 中川典夫, 石桥孝一郎, 岛崎靖久, 长田健一, 内山邦男 申请人:株式会社日立制作所