半导体缓冲结构、半导体器件以及制造半导体器件的方法
【技术领域】
[0001]本发明构思涉及半导体缓冲结构、包括半导体缓冲结构的半导体器件和/或使用半导体缓冲结构制造半导体器件的方法。
【背景技术】
[0002]作为用于形成氮化物基半导体器件的衬底，经常使用蓝宝石衬底。然而，蓝宝石衬底通常是昂贵的而且具有高硬度，它们通常不适合芯片制造。蓝宝石衬底一般也具有低电导率。在大尺寸蓝宝石衬底的外延生长中，由于蓝宝石的低热导率，衬底在高温下弯曲。因此，难以制造大面积的蓝宝石衬底。为了克服这样的局限，已经开发了使用硅衬底代替蓝宝石衬底的氮化物基半导体器件。硅衬底由于具有比蓝宝石衬底高的热导率，即使在生长氮化物薄膜所需的高温下也不需要弯曲得如蓝宝石衬底那么多。于是，用硅衬底生长大尺寸薄膜是可能的。
[0003]然而，当氮化物薄膜生长在硅衬底上时，位错密度由于硅衬底与薄膜之间的晶格常数的差异而增加，而且裂纹可由于硅衬底与薄膜之间的热膨胀系数的差异所导致的张应力而产生。因此，已经提出了能够避免裂纹同时在硅衬底上具有高结晶度的用于生长氮化物薄膜层的各种缓冲层结构。
[0004]缓冲层弥补硅衬底与将要形成在其上的目标层(例如，氮化物半导体薄膜)之间的晶格常数差异和热膨胀系数差异。为了在硅衬底上生长诸如GaN的氮化物半导体薄膜，在硅衬底上通常生长AlN成核层，并且使用所得的在GaN上具有AlN的衬底作为伪衬底(pseudo-substrate)来生长GaN薄膜。为了减少GaN薄膜中的位错和裂纹,缓冲层通常形成在成核层上。
[0005]当GaN薄膜被用于发光二极管(LED)或功率器件时，GaN薄膜为了性能提高而必须生长为具有低位错，并且为了避免裂纹而必须生长为接收压应力。然而，随着GaN薄膜的生长，由于位错弯曲，应力演化为张应力，如果存在过多的位错，则在GaN薄膜的生长期间产生裂纹。因此，使用缓冲层的主要目的是应力控制和从缓冲层消除位错。为此，可以提出具有在AlN成核层与GaN薄膜之间的晶格常数的缓冲层结构，其中晶格常数以阶梯等级或连续等级的形式变化。
【发明内容】
[0006]至少一个示例实施方式包括能够减少氮化物基半导体薄膜中的裂纹的半导体缓冲结构、包括半导体缓冲结构的半导体器件以及使用半导体缓冲结构制造半导体器件的方法。
[0007]根据至少一个示例实施方式，一种半导体缓冲结构包括硅衬底、形成在硅衬底上的成核层以及形成在成核层上的缓冲层，缓冲层包括由具有均匀的组分比的氮化物半导体材料形成的第一层、在第一层上的由与成核层相同的材料形成的第二层以及在第二层上的由与第一层相同的材料以相同的组分比形成的第三层。
[0008]成核层可以由AlN构成。
[0009]半导体缓冲结构可以还包括在第三层上的由与成核层相同的材料形成的第四层以及在第四层上的由与第一层相同的材料以相同的组分比形成的第五层。
[0010]第一层的厚度可以在1nm-1OOOnm的范围内。
[0011]第一层可以由BxAlyInzGah_y_zN(0 ^ x<l,0<y<l,O ^ ζ<1,0 ^ x+y+z<l)形成。
[0012]第二层的厚度可以在lnm-200nm范围内。
[0013]压应力可以形成在缓冲层上。
[0014]根据至少一个不例实施方式,一种半导体器件包括娃衬底、形成在娃衬底上的成核层、形成在成核层上的缓冲层以及形成在缓冲层上的氮化物半导体层，缓冲层包括由具有均匀的组分比的氮化物半导体材料形成的第一层、在第一层上的由与成核层相同的材料形成的第二层以及在第二层上的由与第一层相同的材料以相同的组分比形成的第三层。
[0015]成核层可以由AlN形成。
[0016]缓冲层可以还包括在第三层上的由与成核层相同的材料形成的第四层以及在第四层上的由与第一层相同的材料以相同的组分比形成的第五层。
[0017]第一层可以由BxAlyInzGah_y_zN(0 ^ x<l,0<y<l,O ^ ζ<1,0 ^ x+y+z<l)形成。
[0018]第二层的厚度可以在lnm-200nm范围内。
[0019]缓冲层可以施加压应力到氮化物半导体层。
[0020]半导体器件可以还包括形成在氮化物半导体层上的器件层，器件层可以包括发光二极管(LED)、激光二极管(LD)、场效应晶体管(FET)、高电子迁移率晶体管(HEMT)以及肖特基二极管中的一种。
[0021]根据至少一个示例实施方式，一种制造半导体器件的方法包括提供硅衬底、在硅衬底上形成成核层、在成核层上形成缓冲层、以及在缓冲层上形成氮化物半导体层，缓冲层包括由具有均匀的组分比的氮化物半导体材料形成的第一层、在第一层上的由与成核层相同的材料形成的第二层以及在第二层上的由与第一层相同的材料以相同的组分比形成的第三层。
[0022]该方法可以还包括在氮化物半导体层上形成器件层。
[0023]该方法可以还包括去除硅衬底。
[0024]在去除硅衬底时，成核层和缓冲层的至少一部分可以被一起去除。
[0025]该方法可以还包括在通过去除硅衬底而暴露的表面上形成凹凸图案。
[0026]根据至少一个示例实施方式，一种半导体缓冲结构包括衬底、在衬底上的成核层、在成核层上的氮化物半导体层以及在成核层与氮化物半导体层之间的缓冲层，成核层包括第一材料，缓冲层配置为补偿衬底与氮化物半导体层之间的晶格常数差异和热膨胀系数差异中的至少一个。
【附图说明】
[0027]通过以下结合附图的详细说明，本发明构思的至少一个示例实施方式将被更清楚地理解，在附图中:
[0028]图1是示出根据示例实施方式的半导体缓冲结构的截面图；
[0029]图2示出包括在图1中示出的示例半导体缓冲结构中的缓冲层的镓(Ga)组分；
[0030]图3A和图3B分别示出在比较示例I和比较示例2中的缓冲层的Ga组分；
[0031]图4是示出形成在比较示例1、比较示例2和本公开的示例实施方式的缓冲层上的GaN薄膜的(002)方向和(102)方向的结晶度的图形；
[0032]图5是示出在比较示例1、比较示例2和示例实施方式中由缓冲层施加到目标层的应力的图形；
[0033]图6示出原子力显微镜(AFM)图像，其示出根据示例实施方式的缓冲层的形貌；
[0034]图7示出AFM图像，其示出在比较示例I中的缓冲层的形貌；
[0035]图8是示出根据另一示例实施方式的半导体缓冲结构的截面图；
[0036]图9是示出图8中示出的半导体缓冲结构的缓冲层的Ga组分的图形；
[0037]图10是示出根据示例实施方式的半导体器件的截面图；
[0038]图11是示出根据另一示例实施方式的半导体器件的截面图；
[0039]图12是示出根据另一示例实施方式的半导体器件的截面图；
[0040]图13是示出根据另一示例实施方式的半导体器件的截面图；
[0041]图14是示出根据另一示例实施方式的半导体器件的截面图；
[0042]图15A至图15J是描述制造图14中示出的半导体器件的示例方法的视图；以及
[0043]图16是示出根据至少一个示例实施方式的制造半导体器件的方法的流程图。
【具体实施方式】
[0044]现在将详细参考至少一个示例实施方式，其示例在附图中示出，其中相同的附图标记始终指示相同的元件。在这点上，示例实施方式可以具有不同的形式并且不应理解为限于在此阐述的描述。因此，以下仅参照附图描述至少一个示例实施方式以说明示例特征。
诸如“......中的至少一个”的表述当出现在一列元件之后时，其修饰整列元件而不修饰该列中的单个元件。
[0045]在下文，将参考附图描述根据本公开的至少一个示例实施方式的半导体缓冲结构、包括半导体缓冲结构的半导体器件以及制造半导体器件的方法。在附图中相似的附图标记始终指代相似的部件，而且在附图中每个部件的尺寸为了描述的清晰和便利而可以被夸大。以下描述的实施方式仅是示例性的，根据实施方式的各种修改是可能的。在下面的描述中，诸如“在......之上”或“在......上”的表述可以包括“以无接触的方式在......上”以及“以接触的方式直接在......上”。
[0046]将理解，当一元件被称为“在”另一元件“上”，“连接到”或“联接到”另一元件时，它可以直接在另一元件上、直接连接到或联接到另一元件，或者可以存在插入元件。相反，当一元件被称为“直接在”另一元件“上”、“直接连接到”或者“直接联接到”另一元件时，没有插入元件存在。如在此使用的，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。此外，将理解，当一层被称为在另一层之下时，它可以直接在另一层之下，或者也可以存在一个或多个插入层。此外，也将理解，当一层被称为在两个层“之间”时，它可以是两个层之间仅有的层，或者也可以存在一个或多个插入层。
[0047]将理解，尽管术语“第一”、“第二”等在这里可以被用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应该被这些术语限制。这些术语仅被用于区分一个元件、部件、区