2。掺杂区涉及在其中执行毯式注入的具有与衬底100的导电类型相反的第二导电类型的反向掺杂区102。如果反向掺杂区102通过反向掺杂工艺形成，则净掺杂浓度在衬底100的顶部处与其底部相比局部降低。因此，在N型EPI的顶部中的电阻与其底部相比轻微增加，并且由此提高了击穿电压。
[0045]反向掺杂区102可以包括第一掺杂区102a、第二掺杂区102b和第三掺杂区102c各个掺杂区102a、102b和102c均具有不同的掺杂浓度。
[0046]在实施例中，在MOSFET有源区中设置有多个沟槽104 (104a, 104b)。第一沟槽104a设置在SBD区310与MOSFET区300之间的边界中。多个第二沟槽104b设置在MOSFET区300中。多个阱区112a、112b和112c设置在SBD区310中。第一阱区112a和第三阱区112c包围第一体区110a。第二阱区112b设置在第一阱区112a和第三阱区112c之间。阱区之间的空间称为N有源区130并且还与金属层118接触。具有金属层的N有源区130为肖特基势垒二极管(SBD)工作。
[0047]第一沟槽104a中设置有分体式(split)多晶Si并且分体式多晶Si包括顶部多晶Si 108、绝缘层107和底部多晶Si 106。然而，第一沟槽104a不限于配置为分体式多晶Si而是可以形成为单一多晶Si。
[0048]另外，在衬底100的整个表面周围可以形成金属层118。
[0049]将参照附图图5至图14描述制造如上所构造的半导体器件的方法的实施例。
[0050]图5示出在其中执行有源区的反向掺杂区102的半导体器件的横截面图的实施例。也就是说，在该实施例中，完成LOCOS工艺。
[0051]如图5所示，N型EPI衬底100为起始材料。在N型EPI衬底100的顶部上形成通过P型掺杂剂执行掺杂的反向掺杂区102。氟化硼(BF2)或硼(B)可以用作反向掺杂工艺的P型掺杂剂。反向掺杂通常是指为了控制半导体器件的电特性例如浓度、电阻率等而掺杂杂质,并且杂质可以根据半导体的类型而不同。
[0052]在实施例中，通过执行P型掺杂剂的反向掺杂减小SBD区处的净掺杂浓度减小了外延层表面处的N型掺杂浓度。在这种情况下，当执行反向掺杂时，在确认随后将形成SBD的区域之后通过使用SBD掩模103形成反向掺杂区102。这是因为当在衬底的整个表面上执行掺杂的情况下在SBD区310的局部中的反向掺杂可能导致半导体器件的整体特性劣化。
[0053]可以减小衬底处的导电类型N的掺杂浓度，并且可以通过增加N型EPI表面电阻来增强击穿电压。这可以通过如上所述在包括SBD区310的局部中形成反向掺杂区102来执行。
[0054]在该实施例中，在MOSFET区300中形成一个或更多个沟槽104a、104b。图6为示出形成的第一沟槽104a的实施例的图。如所示,第一沟槽104a通过以距N型EPI衬底100的表面一定深度进行蚀刻而形成。第一沟槽104a和第二沟槽104b可以以一定距离彼此隔开。与第三掺杂区102c (图4)相邻的末端沟槽，即第一沟槽104a，形成为比第二沟槽104b的深度更深。优选的是，第一沟槽104a的长度等于或深于第二沟槽104b的长度。另外，第一沟槽104a的宽度可以等于或宽于第二沟槽104b的宽度。如果第一沟槽104a的长度较短，则不能得到稳定的内击穿电压。因而，优选的是，第一沟槽104a的长度比第二沟槽104b的长度更长。
[0055]同时，沟槽104可以填充有顶部多晶Si 108和底部多晶Si 106，其中顶部多晶Si108与底部多晶Si 106通过内绝缘层107隔开。然而，在其他实施例中，沟槽104可以填充有顶部多晶Si与底部多晶Si融合在一起的一个单一多晶Si。
[0056]在该实施例中，在形成第一沟槽104a之前形成反向掺杂区102 ;然而，次序不限于此。也就是说，图6的第一沟槽104a可以在反向掺杂区102之前形成。
[0057]如图7所示，在沟槽104内部的分体式多晶Si中，在第一沟槽104a中首先形成底部多晶Si 106。底部多晶Si 106优选地为源极多晶Si但底部多晶Si 106不限于此。
[0058]如图7和图9所示，在底部多晶Si 106形成在沟槽的底部处之后在沟槽内部形成氧化层107。在形成氧化层107之后，如图8所示，可以在沟槽的上部处形成栅极多晶Si (顶部多晶Si) 108。
[0059]图9为示出在用于形成第一体区IlOa而执行P型掺杂之后的半导体器件的横截面图的实例的图。如图9所示，第一体区IlOa与第一阱区112a(图4)部分重叠，并且形成在SBD区310中。另一方面，第二体区IlOb设置在MOSFET区300中的沟槽区104之间。体区IlOa的深度可以不比沟槽区104的上部多晶Si 108的深度更深，并且深度可以彼此相同。如果体区IlOa比上部多晶Si 108的深度更深，则电压可能根据沟道区形成的增多而增加，并且此外，可能影响整个半导体器件。
[0060]阱区112a、112b和112c形成为与体区110具有相同导电类型。阱区112a、112b和112c可以以一定距离彼此隔开并且可以具有几乎相同的宽度。阱区112a、112b和112c的深度可以比体区110的深度更深。此外，阱区112a、112b和112c可以比第一沟槽104a具有更低的深度。如果阱区112a、112b和112c形成为比第一沟槽104a的底部多晶Si 106更长，则MOSFET功能可能劣化。
[0061]在图10中所示的实施例中，各个掺杂区102a至102c均具有不同的掺杂浓度，并且注入到掺杂区102a至102c中的掺杂剂与衬底100具有不同的导电类型。
[0062]反向掺杂区102包括至少第一掺杂区102a、第二掺杂区102b和第三掺杂区102c。各个掺杂区102a、102b、102c均具有不同的掺杂浓度。第一掺杂区102a设置在衬底100的一部分中。第一区102a的净掺杂浓度比衬底100低，原因是注入到第一区102a中的掺杂剂与衬底具有相反的导电类型。第二掺杂区102b设置在阱区112a、112b和112c中。第二区102b的净掺杂浓度与阱区112相比局部地增加，原因是与阱区112具有相同的导电类型的掺杂剂被注入到第二区102b中。第三掺杂区102c设置在第一体区IlOa中。与第二区102b类似，第三区102c的净掺杂浓度与体区110相比局部地增加，原因是与体区110具有相同的导电类型的掺杂剂被注入到第三区102c中。
[0063]在体区110的局部中形成源极区116。形成与体区110具有不同导电类型的源极区116。图11为示出为了在MOSFET区300中形成源极区116执行导电类型N的掺杂之后的半导体器件的横截面图的实例。源极区116通过使用导电类型N掺杂第二沟槽104b之间的衬底的上部来形成。此外，源极区116具有比第二沟槽104b的上部多晶Si 108更短的深度和比体区IlOa更浅的深度。
[0064]如图11所示，在形成源极区116之后，在N型EPI衬底100的上表面处形成绝缘层 117。
[0065]图12为示出为了在MOSFET区300中形成接触插塞而通过使用掩模(未示出)使形成接触插塞以朝绝缘层117开口的区域图案化的实施例的图。如图12所示，源极区116的一部分被蚀刻。通过蚀刻，接触插塞可以与源极区116和体区110接触。
[0066]此后，如图13所示，使用图案化工艺对SBD区310的上表面进行选择性开口。SBD区310的上表面上的绝缘层117通过给SBD区310的上表面引入较少损伤的湿法蚀刻工艺而选择性去除。接触插塞可以与SBD区310接触。在该实施例中，绝缘层117仍部分覆盖体区110和源极区116。此后，可以在衬底之上沉积金属层118以与体区110、源极区116和SBD区310接触。金属层118可以与反向掺杂区102以及阱区112a、112b和112c接触。铝(Al)金属或铜(Cu)金属或TiN或Ti势垒金属可以用作金属层118。
[0067]图14为示出具有金属层118的半导体器件的横截面图的实施例的图。可以在沉积金属层1