18之前形成硅化物层(未示出)例如钴硅化物(CoSi2)、钛硅化物(TiSi2)和镍硅化物(NiSi)。
[0068]以上描述提供了一种配置成通过使用反向掺杂注入减小N型EPI衬底100的表面处的N型掺杂浓度的嵌有肖特基势垒二极管的半导体器件。N型EPI衬底100的表面附近的电阻可以通过反向掺杂工艺增加。因而，可以增加整个半导体器件的击穿电压。
[0069]半导体器件的击穿电压根据反向掺杂工艺的增加示出在图15至图17中。
[0070]图15和图16为示出根据其中未执行反向掺杂的半导体器件以及其SBD区执行反向掺杂的半导体器件的深度的掺杂浓度的示例曲线的图。
[0071]图15a为示出其中未执行反向掺杂的半导体器件的掺杂浓度变化的实例的图。图15b为示出其中执行反向掺杂的半导体器件的掺杂浓度变化的实例的图。
[0072]在图15a中，“A”表示如下的区:该区的范围为从其中未执行反向掺杂的嵌有SBD的半导体器件中的阱区的衬底的上部至底部。在图15a中，“B”表示如下的区:该区的范围为从其中未执行反向掺杂的嵌有SBD的半导体器件的衬底的上部至底部。Xl表不其中未执行反向掺杂的嵌有SBD的半导体器件的阱区的厚度。
[0073]在图15b中，“A’ ”表示如下的区:该区的范围从包括反向掺杂区102的阱区112a、112b和112c的衬底的上部至底部。在图15b中，“B’ ”表示如下的区:该区的范围从包括反向掺杂区102的衬底的上部至底部。X2表示其中执行反向掺杂的嵌有SBD的半导体器件的阱区的厚度。
[0074]参照图15a和图15b，应该理解的是，具有反向掺杂的半导体器件的阱区的厚度(X2)比不具有反向掺杂的半导体器件的阱区的厚度(Xl)更深。这是因为阱区通过与反向掺杂的导电类型相同的导电类型形成。
[0075]图16a和图16b为示出根据示出在图15a和图15b中的A、A’、B、B’的净掺杂浓度分布的曲线的实例的图。图16b为示出显示图16a中的带有虚线的放大部分的曲线的实例的图。
[0076]在图16a和图16b中，曲线的X轴表示距衬底的顶表面的深度，并且曲线的Y轴表示净掺杂浓度。一旦执行反向掺杂(A’)，则阱区的结深度X2延伸超过2 μ m。另一方面，在没有反向掺杂工艺的情况下，阱区的结深度Xl未延伸至2 μ m。反向掺杂工艺将结深度延伸为比没有反向掺杂的情况下的结深度更深。与Xl和X2之间的厚度差对应的结果示出在图15a和图15b中。
[0077]此外，如图16b所示，没有反向掺杂的衬底上的掺杂浓度⑶根据距衬底表面的深度是不变的。然而，在执行反向掺杂的情况下(B’)，在衬底的最多达8μπι的顶部处显示出较小的掺杂浓度。
[0078]根据各个方面，部分执行反向掺杂的具有SBD区的半导体器件最终可以通过反向掺杂减小衬底表面上的导电类型N的净掺杂浓度。
[0079]最终，由于表面上的降低的导电类型N的掺杂浓度，N型EPI表面的电阻值高，并且SBD区中的内阻高。该结果可以通过图17a和图17b之间的比较来理解。
[0080]图17a为示出没有反向掺杂的半导体器件的电场分布的实例的图，并且图17b为示出具有反向掺杂嵌有SBD的半导体器件的电场分布的实例的图。通过比较图17a和图17b,应该理解的是,执行反向掺杂的衬底表面的电场小于未执行反向掺杂的衬底表面的电场。
[0081]根据一个实施例的半导体器件的击穿电场可以为39.4 V。与未执行反向掺杂的半导体器件的8.9 V的击穿电压值相比，可以理解的是，嵌有肖特基势垒二极管的半导体器件的击穿电压值大幅提高。
[0082]虽然本公开内容包括具体实施例，对于本领域普通技术人员明显的是，在没有脱离权利要求及其等同物的精神和范围的情况下，可以在这些实施例中作出形式和细节上的各种改变。本文中所述的实施例认为仅作描述性理解，并且不是为了限制的目的。每个实施例中的特征或方面的描述认为可应用于其他实施例中的类似特征。如果所述的技术以不同次序执行，和/或如果所述的系统、构造、器件或电路中的构件以不同的方式组合和/或被其他构件或其等同物代替或补充，也可以实现合适的结果。因此，本公开内容的范围不是由【具体实施方式】限定，而是由权利要求及其等同物限定，并且权利要求及其等同物的范围内的所有变型被认为包括在本公开内容中。
【主权项】
1.一种半导体器件，包括: 具有某一浓度的衬底； 具有另一浓度的反向掺杂区；以及 包括所述反向掺杂区的肖特基势垒二极管(SBD)。
2.根据权利要求1所述的半导体器件，还包括与所述反向掺杂区接触的金属层，其中 所述衬底具有某一导电类型； 所述反向掺杂区设置在所述衬底中； 所述另一浓度低于所述某一浓度；以及 所述SBD还包括所述金属层。
3.根据权利要求2所述的半导体器件，还包括具有另一种导电类型并且设置在所述衬底中的阱区和体区。
4.根据权利要求3所述的半导体器件，其中所述反向掺杂区包括: 设置在所述衬底的顶部中的第一掺杂区； 设置在所述阱区中的第二掺杂区；以及 设置在所述体区中的第三掺杂区。
5.根据权利要求4所述的半导体器件，其中所述第三掺杂区具有比所述第二掺杂区的掺杂浓度更高的掺杂浓度。
6.根据权利要求1所述的半导体器件，还包括在所述衬底中的具有第一深度的第一沟槽和在所述衬底中的具有低于所述第一深度的第二深度的第二沟槽。
7.根据权利要求6所述的半导体器件，其中所述第一沟槽设置在MOSFET区与SBD区之间的边界中。
8.根据权利要求3所述的半导体器件，其中 所述体区包括第一体区和第二体区； 所述阱区包括第一阱区、第二阱区和第三阱区；以及 所述第一体区由所述第一阱区或所述第三阱区包围。
9.根据权利要求6所述的半导体器件，其中所述第一沟槽包括顶部多晶Si层、底部多晶Si层以及设置在所述顶部多晶Si层与所述底部多晶Si层之间的绝缘层。
10.根据权利要求3所述的半导体器件，其中所述体区具有比所述阱区更小的深度。
11.根据权利要求6所述的半导体器件，还包括阱区，其中所述阱区的深度小于所述第一沟槽的深度。
12.—种制造方法，包括: 形成衬底； 在所述衬底区中形成反向掺杂区； 在所述衬底区中形成沟槽； 形成相邻于所述沟槽的体区；以及 形成相邻于所述沟槽的阱区。
13.根据权利要求12所述的制造方法，其中 所述形成衬底包括形成具有某一导电类型的衬底； 所述形成反向掺杂区包括形成具有另一导电类型的反向掺杂区； 所述形成沟槽包括形成多个沟槽； 所述形成体区包括形成具有所述另一导电类型的体区；以及 所述形成阱区包括在肖特基势垒二极管(SBD)区中形成具有所述另一导电类型的阱区。
14.根据权利要求12所述的制造方法，其中所述体区具有比所述阱区的深度更小的深度，并且所述阱区的深度小于所述沟槽的深度。
15.根据权利要求12所述的制造方法，其中所述反向掺杂区配置成减小所述衬底的顶部处的净掺杂浓度。
16.一种半导体，包括: 具有某一导电类型的衬底； 具有另一导电类型的反向掺杂区；以及 与所述反向掺杂区接触的金属层。
17.根据权利要求16所述的半导体，还包括包含所述反向掺杂区和所述金属层的肖特基势垒二极管(SBD)，其中所述衬底和所述反向掺杂区具有不同的浓度。
【专利摘要】本发明涉及一种通过使用反向掺杂提高击穿电压的半导体器件及其制造方法，所述半导体器件包括衬底、反向掺杂区和肖特基势垒二极管(SBD)。击穿电压可以通过降低该区上杂质的浓度以及增强包括SBD的半导体器件的特性而提高。
【IPC分类】H01L29-78, H01L21-336
【公开号】CN104617141
【申请号】CN201410366838
【发明人】李容源, 韩振宇, 黄大元, 金庆旭
【申请人】美格纳半导体有限公司
【公开日】2015年5月13日
【申请日】2014年7月29日
【公告号】US20150123235