碳化硅半导体器件及其制造方法
【技术领域】
[0001]本发明涉及一种碳化硅半导体器件以及制造该碳化硅半导体器件的方法。
【背景技术】
[0002]为了提高肖特基二极管的击穿电压，终端结构能够被用于缓解电场。作为这种终端结构，已经公知的是JTE(结型终端延伸)，FLR(场限制环)(也称为“保护环”)等。
[0003]根据Jochen Hilsenbeck 等人的 “Avalanche Capability of Unipolar SiCD1des:a Feature for Ruggedness and Reliability Improvement，，，Material ScienceForum, Vols.615-617 (2009)，pp.659-662 ( “单极SiC 二极管的雪崩能力:用于耐用性和可靠性提升的特性”，材料科学论坛，615-617卷(2009)，659-662页)(非专利文献I)，JTE设置在碳化硅衬底中。JTE由钝化膜(绝缘膜)覆盖。
[0004]根据In Ho Kang等人的“Post Annealing Etch Process for Improved ReverseCharacteristics of 4H-SiC D1de，，，Material Science Forum，Vols.615-617 (2009)，pp.663-666"( “用于4H_SiC 二极管的改良的反向特性的后退火蚀刻工艺”，材料科学论坛，615-617卷(2009)，663-666页)(非专利文献2)，FLR设置在碳化硅衬底中。FLR由热氧化膜(绝缘膜)覆盖。
[0005]引证文献列表
[0006]非专利文献
[0007]NPD 1:Jochen Hilsenbeck 等人，“Avalanche Capability of Unipolar SiCD1des:a Feature for Ruggedness and Reliability Improvement，，，Material ScienceForum, Vols.615-617 (2009)，pp.659-662 ( “单极SiC 二极管的雪崩能力:用于耐用性和可靠性提升的特性”，材料科学论坛，615-617卷(2009)，659-662页)
[0008]NPD 2:1n Ho Kang等人，“Post Annealing Etch Process for Improved ReverseCharacteristics of 4H-SiC D1de，，，Material Science Forum，Vols.615-617 (2009)，pp.663-666"( “用于4H_SiC 二极管的改良的反向特性的后退火蚀刻工艺”，材料科学论坛，615-617 卷(2009)，663-666 页)
【发明内容】
[0009]技术问题
[0010]如上所述，在终端结构中，界面形成在碳化硅衬底和绝缘膜之间。随着电流更可能沿这个界面流动，碳化硅半导体器件的泄漏电流变得更大。因此，需要终端结构能降低这种泄漏电流。
[0011]已经做出了本发明以解决上述问题，并且本发明具有的一个目的是提供一种能抑制泄漏电流的碳化硅半导体器件以及制造这种碳化硅半导体器件的方法。
[0012]问题的解决手段
[0013]根据本发明的一个方面的碳化硅半导体器件具有设置有半导体元件的元件部以及围绕元件部的终端部。碳化娃半导体器件包括碳化娃衬底、肖特基电极、对电极以及绝缘膜。碳化硅衬底由具有六方单晶结构的碳化硅制成。碳化硅衬底具有第一主表面以及与第一主表面相反的第二主表面。第一主表面具有位于元件部中的平坦表面以及位于终端部中的侧壁表面，侧壁表面围绕平坦表面并且相对于平坦表面倾斜以便接近第二主表面。碳化硅衬底包括具有第一导电类型的杂质层。杂质层具有位于第一主表面的平坦表面处的部分。肖特基电极在第一主表面的平坦表面上接触杂质层。对电极设置在第二主表面上。绝缘膜覆盖第一主表面的侧壁表面。侧壁表面相对于{000-1}面倾斜不小于50°且不大于80。。
[0014]依照根据上述一个方面的碳化硅半导体器件，设置在终端部中的侧壁表面相对于{000-1}面倾斜不小于50°且不大于80°。因此，在终端部中，能够使碳化硅衬底的侧壁表面和绝缘膜之间的界面中的界面态密度降低。这抑制了由界面态的存在而造成的电流的产生。因此，能够抑制碳化硅半导体器件的泄漏电流。
[0015]优选地，碳化娃衬底的第一主表面的侧壁表面包括具有{0-33-8}的面取向的第一面。更优选地，碳化硅衬底的第一主表面的侧壁表面微观地包括第一面，并且侧壁表面还微观地包括具有{0-11-1}的面取向的第二面。更优选地，碳化硅衬底的第一主表面的侧壁表面的第一面和第二面形成具有{0-11-2}的面取向的组合面。因此，能够更可靠地抑制碳化硅半导体器件的泄漏电流。
[0016]根据本发明的另一方面的碳化硅半导体器件具有设置有半导体元件的元件部以及围绕元件部的终端部。碳化硅半导体器件包括碳化硅衬底、肖特基二极管、对电极以及绝缘膜。碳化硅衬底由具有六方单晶结构的碳化硅制成。碳化硅衬底具有第一主表面以及与第一主表面相反的第二主表面。第一主表面具有位于元件部中的平坦表面以及位于终端部中的侧壁表面，侧壁表面围绕平坦表面并且相对于平坦表面倾斜以便接近第二主表面。碳化硅衬底包括具有第一导电类型的杂质层。杂质层具有位于第一主表面的平坦表面中的部分。肖特基电极在第一主表面的平坦表面上接触杂质层。对电极设置在第二主表面上。绝缘膜覆盖第一主表面的侧壁表面。当宏观地观察时，侧壁表面具有{0-33-8}，{0-11-2}，{0-11-4}以及{0-11-1}的面取向中的一种。
[0017]依照根据上述另一方面的碳化硅半导体器件，当宏观地观察时，布置在终端部中的侧壁表面具有{0-33-8}，{0-11-2}，{0-11-4}以及{0-11-1}的面取向中的一种。因此，在终端部中，能够使碳化硅衬底的侧壁表面以及绝缘膜之间的界面中的界面态降低。这抑制了界面态的存在导致的电流的产生。因此，能够抑制碳化硅半导体器件的泄漏电流。
[0018]优选地，嵌入区嵌入在碳化硅衬底的第一主表面的平坦表面处，嵌入区接触肖特基电极并且具有不同于第一导电类型的第二导电类型。因此，设置所谓的JBS (结型势皇肖特基)结构，由此增大碳化硅半导体器件的击穿电压。
[0019]优选地，侧壁杂质区设置在碳化硅衬底的第一主表面的侧壁表面处，侧壁杂质区具有不同于第一导电类型的第二导电类型。更优选地，侧壁杂质区包括在碳化硅衬底的第一主表面上的侧壁表面和平坦表面之间的边界。因此，缓解了电场集中，由此增大碳化硅半导体器件的击穿电压。
[0020]优选地，侧壁杂质区接触肖特基电极。因此，稳定了侧壁杂质区的电位。
[0021]在上述碳化硅半导体器件中，嵌入区可嵌入在碳化硅衬底的第一主表面的平坦表面处，嵌入区接触肖特基电极并且具有不同于第一导电类型的第二导电类型。侧壁杂质区可以设置在碳化硅衬底的第一主表面的侧壁表面处，侧壁杂质区具有第二导电类型，侧壁杂质区具有比嵌入区的杂质浓度低的杂质浓度，侧壁杂质区连接到嵌入区。因此，侧壁杂质通过嵌入区电连接到第一主电极。因此，稳定了侧壁杂质区的电位。
[0022]优选地，碳化硅衬底的第一主表面具有围绕终端部中的侧壁表面的底表面，并且与侧壁表面相对于平坦表面的倾斜相比，底表面相对于平坦表面具有较小的倾斜。因此，终端部的底表面能够被容易设置有用于缓解电场集中的结构。
[0023]优选地，保护环区设置在碳化硅衬底的第一主表面的底表面处，保护环区具有不同于第一导电类型的第二导电类型，保护环区与侧壁表面分离，保护环区围绕侧壁表面。因此，缓解了电场集中，由此增大了碳化硅半导体器件的击穿电压。
[0024]制造本发明中的碳化硅半导体器件的方法是用于制造具有设置有半导体元件的元件部以及围绕元件部的终端部的碳化硅半导体器件的方法，并且包括以下步骤。制备碳化硅衬底，其由具有六方单晶结构的碳化硅制成。碳化硅衬底具有第一主