层109以围绕金属栅极160的第一间隔件111和金属栅电极123。金属栅极160具有靠近衬底101的底部和位于底部之上的顶部。在一些实施例中，顶部的宽度W1大于底部的宽度Wtl”。在一些实施例中，金属栅极160的顶面与介电层109的顶面在同一水平面上。
[0069]在一些其他实施例中，如图1E所示，半导体器件200包括在衬底101上方形成的介电层109。介电层109具有开口 110。第一间隔件111形成在开口 110的侧壁上。第二间隔件113形成在第一间隔件111的侧壁上。第一间隔件111比第二间隔件113更远离开口 110的中心。第二间隔件113的第二高度H2低于第一间隔件111的第一高度氏。半导体器件200还包括填充在开口 110中并且由第一间隔件111、第二间隔件113和介电层109围绕的导电材料123。在一些实施例中，导电材料123的截面图具有T形轮廓并且覆盖第一间隔件111和第二间隔件113。在一些实施例中，导电材料123的顶面和介电层109的顶面在同一水平面上。在一些实施例中，开口 110中的导电材料123具有底部宽度Wtl ”和顶部宽度Wp顶部宽度W1大于底部宽度Wtl”。半导体器件200也包括位于第一间隔件111和第二间隔件113之间的第三间隔件115。第三间隔件115的顶面高于第一间隔件111和第二间隔件113的顶面。在一些实施例中，第一间隔件111具有第一厚度!\。第二间隔件113具有第二厚度T2。第一厚度T1大于第二厚度Τ2。在一些实施例中，第三间隔件115具有第三厚度Τ3。第三厚度T3小于第二厚度Τ2。
[0070]参照图1D和图2，根据一些实施例，去除工艺230去除了材料层122的一部分、第一间隔件111的一部分和第三间隔件115的一部分。如图2所示，当去除工艺230在第二间隔件113的顶面处停止时，形成半导体器件300的金属栅电极125。在一些实施例中，金属栅电极125的顶面与第二间隔件113的顶面在同一水平面上。金属栅电极125与栅极介电层117和119结合以形成金属栅极160。在一些实施例中，金属栅电极125的栅极高度D3在从约25nm至约45nm的范围内。金属栅电极125的栅极高度D3低于半导体器件200的金属栅电极123的栅极高度Dtl”。半导体器件300的金属栅电极125不具有T形轮廓。然而，由于金属栅电极125的材料层122在制造工艺中也填充T形轮廓开口 150，则这可以防止或减少在金属栅电极125处出现凹坑缺陷和/或空隙缺陷。
[0071]在一些其他实施例中，半导体器件的各个部件的尺寸不限于以上描述的范围。提供了以上描述的范围以作为栅极长度在从约26nm至约32nm的范围内的实例。可以调整各个部件的尺寸以用于期望应用于任意代的IC(例如，25nm以下技术)的半导体器件。
[0072]如上所述，沉积用于形成半导体器件200的金属栅电极123或半导体器件300的金属栅电极125的材料层122以填充T形轮廓开口 150。在一些实施例中，T形轮廓开口150由第一凹槽112、第二凹槽114和开口 140组成。因此，对于要填充入开口中的材料层122，T形轮廓开口 150的宽度比开口 140的宽度大。因此，这可以分别防止在半导体器件200的金属栅电极123和半导体器件300的金属栅电极125中产生凹坑和空隙。
[0073]根据本发明的实施例，由于减小了用于填充金属栅电极的材料的开口的高宽比，因此扩大了金属栅极填充工艺窗口。在一些实施例中，伪栅极的较小的宽度使得金属栅电极中的凹坑缺陷和/或空隙缺陷更严重。在一些实施例中，伪栅极的较大宽度提高了金属栅极填充能力，但是这将降低半导体器件的性能。然而，根据本发明的一些实施例，在后栅极工艺中，金属栅极填充能力不由伪栅极的宽度限制。在一些实施例中，伪栅极的宽度(即，栅极长度)在从约26nm至约32nm的范围内。因此，本发明的半导体器件的性能没有降低。此外，也减少了本发明的金属栅电极的凹坑缺陷和/或空隙缺陷。从而提高了本发明的半导体器件的产品产量。
[0074]根据一些实施例，提供了改进金属栅极的凹坑缺陷和/或空隙缺陷的半导体器件及其制造方法。
[0075]在一些实施例中，提供了一种半导体器件结构。该半导体器件结构包括位于衬底上方并且具有开口的介电层。该半导体器件结构也包括位于开口的侧壁上方并且具有第一高度的第一间隔件。该半导体器件结构还包括位于第一间隔件的侧壁上方并且具有第二高度的第二间隔件。第一间隔件比第二间隔件更远离开口的中心。第二高度低于第一高度。此外，该半导体器件结构包括填充在开口中的导电材料。
[0076]在一些实施例中，提供了一种半导体器件结构。该半导体器件结构包括位于衬底上方的金属栅极。该半导体器件结构也包括位于金属栅极的侧壁上方并且具有第一高度的第一间隔件。该半导体器件结构还包括位于金属栅极的侧壁上方并且具有第二高度的第二间隔件。第一间隔件比第二间隔件更远离金属栅极的侧壁。第一高度高于第二高度。此外，该半导体器件结构包括在金属栅极的相对两侧上形成的源极/漏极区。该半导体器件结构也包括在衬底上方形成的介电层以围绕第一间隔件和金属栅极。
[0077]在一些实施例中，提供了一种用于形成半导体器件结构的方法。该方法包括在衬底上方的介电层中形成开口。该方法也包括形成围绕开口并且具有第一高度的第一间隔件。该方法还包括形成围绕开口并且具有第二高度的第二间隔件。第一间隔件比第二间隔件更远离开口。第二高度低于第一高度。此外，该方法包括在开口中形成金属栅极。
[0078]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
【主权项】
1.一种半导体器件结构，包括: 介电层，位于衬底上方并且具有开口； 第一间隔件，位于所述开口的侧壁上方并且具有第一高度； 第二间隔件，位于所述第一间隔件的侧壁上方并且具有第二高度，其中，所述第一间隔件比所述第二间隔件更远离所述开口的中心，并且所述第二高度低于所述第一高度；以及 导电材料，填充在所述开口中。
2.根据权利要求1所述的半导体器件结构，其中，所述导电材料的截面图具有T形轮廓并且覆盖所述第一间隔件和所述第二间隔件。
3.根据权利要求2所述的半导体器件结构，其中，所述导电材料的顶面与所述介电层的顶面在同一水平面上。
4.根据权利要求1所述的半导体器件结构，其中，所述开口中的所述导电材料的顶部览度大于底部览度。
5.根据权利要求1所述的半导体器件结构，其中，所述第一间隔件的第一厚度大于所述第二间隔件的第二厚度。
6.根据权利要求1所述的半导体器件结构，还包括: 第三间隔件，位于所述第一间隔件和所述第二间隔件之间，其中，所述第三间隔件的第三厚度小于所述第二间隔件的所述第二厚度，并且所述第三间隔件的顶面高于所述第一间隔件和所述第二间隔件的顶面。
7.根据权利要求1所述的半导体器件结构，其中，所述第一间隔件的材料与所述第二间隔件的材料相同。
8.一种半导体器件结构，包括: 金属栅极，位于衬底上方； 第一间隔件，位于所述金属栅极的侧壁上方并且具有第一高度； 第二间隔件，位于所述金属栅极的所述侧壁上方并且具有第二高度，其中，所述第一间隔件比所述第二间隔件更远离所述金属栅极的所述侧壁，并且所述第一高度高于所述第二高度； 源极/漏极区，位于所述金属栅极的相对两侧上；以及 介电层，位于所述衬底上方以围绕所述第一间隔件和所述金属栅极。
9.根据权利要求8所述的半导体器件结构，其中，所述金属栅极包括栅极电介质和位于所述栅极电介质上方的金属栅电极，所述金属栅极的截面图具有T形轮廓并且覆盖所述第一间隔件和所述第二间隔件。
10.一种用于形成半导体器件结构的方法，包括: 在衬底上方形成伪栅极； 在所述伪栅极的侧壁上方形成具有第一高度的第一间隔件； 在所述伪栅极的所述侧壁上方形成具有第二高度的第二间隔件，其中，所述第一间隔件比所述第二间隔件更远离所述伪栅极的所述侧壁，并且所述第二高度低于所述第一高度； 去除所述伪栅极以形成开口；以及 形成金属栅极以填充在所述开口中并且覆盖所述第一间隔件和所述第二间隔件。
【专利摘要】本发明的实施例提供了半导体器件结构及其形成方法。该半导体器件结构包括位于衬底上方的金属栅极。第一间隔件形成在金属栅极的侧壁上方并且具有第一高度。第二间隔件形成在金属栅极的侧壁上方并且具有第二高度。第一高度高于第二高度。第一间隔件比第二间隔件更远离金属栅极的侧壁。此外，该半导体器件结构包括在衬底上方形成的介电层以围绕第一间隔件和金属栅极。
【IPC分类】H01L21-28, H01L21-336, H01L29-423, H01L29-78
【公开号】CN104821332
【申请号】CN201410352441
【发明人】廖振良, 陈致孝, 黄以理, 李曜宇
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年8月5日
【申请日】2014年7月23日
【公告号】US20150221737