掺杂区域13。高沟道掺杂区域13也是既可以通过离子注入施主型杂质来形成，也可以通过注入受主型杂质来形成。另外，也可以调换阱区域5的形成和低沟道掺杂区域14的形成的形成顺序。在离子注入之后，去除抗蚀剂掩模31。
[0063]这样，形成图9中示出其剖面示意图的构造。
[0064]接下来，如图10的剖面示意图所示，形成沟槽8形成用的其他抗蚀剂掩模32。在形成抗蚀剂掩模32之后，通过RIE法来形成比阱区域5更深且达到至漂移区域4的沟槽7。接下来，如图11所示，去除抗蚀剂掩模32。接下来，进行1500?2200°C的温度范围、0.5?60分钟的范围的活性化退火。接下来，在沟槽7内部依次形成厚度50nm程度的由5102构成的栅绝缘膜8、由掺杂多晶硅材料构成的栅电极9。另外，在P型阱接触的上部形成源电极11，另外，在基板I的背面形成漏电极12，从而能够制作作为具有图1所示那样的单元构造的碳化硅半导体器件的沟槽栅型MOSFET。此处，P型阱接触是阱区域5的一部分，阱区域5与源电极11连接。
[0065]另外，高沟道掺杂区域13以及低沟道掺杂区域14的形成也可以在沟槽7的蚀刻之后进行。即，在图6的工序之后，形成俯视时如图12所示那样具有条状的图案的抗蚀剂掩模33。接下来，使用抗蚀剂掩模33来条状地蚀刻沟槽7。接下来，如图13的剖面示意图所示，从与条状的沟槽7的条方向正交的方向的侧方进行倾斜离子注入，从而分别形成高沟道掺杂区域13、低沟道掺杂区域14。此时，与沟槽7的形成同时地，在标记形成区域24形成标记25。
[0066]在形成了具有高沟道掺杂区域13、低沟道掺杂区域14的沟槽7之后，如图14所示，通过掩模34埋入保护之前形成了的条状的沟槽7。此时，在俯视时如图15所示，掩模34形成为使与之前形成了的沟槽7正交的沟槽7a部开口。此处，图14是沿着图15的B-B线的剖面图，图13是沿着图15的A-A线的剖面图。
[0067]在形成掩模34时，以之前形成了的标记25为基准而形成掩模34，从而能够高精度地形成格子状的沟槽7、7a，能够防止格子点中的碳化硅的过蚀刻。
[0068]另外，之后，还能够通过倾斜离子注入法使(1-100)面以及(-1100)面的沟槽7侧壁面也成为与阱区域5不同的沟道浓度。
[0069]另外，在本实施方式中，将碳化硅半导体基板I的第I主面2A设为具有向[11-20]轴方向倾斜的OFF角Θ的(0001)面，但即使在将第I主面2A设为具有向[11-20]轴方向倾斜的OFF角Θ的(000-1)面的情况下，通过制作具备同样的单元构造的沟槽栅型M0SFET，也能够抑制沟槽7侧壁面的晶体表面所引起的漏极电流和阈值电压的偏差。
[0070]具体而言，在俯视时矩形的单元构造的沟槽栅型MOSFET的格子状地形成了的沟槽7侧壁的各4面中，针对倾斜而最接近具有向[11-20]轴方向倾斜的OFF角Θ的(11-20)面的沟槽7的侧壁面，形成低沟道掺杂区域14，针对倾斜而最接近作为相向面的具有向[11-20]轴方向倾斜的OFF角Θ的(-1-120)面的沟槽7的侧壁面，形成高沟道掺杂区域13即可。
[0071 ] 另外，在本发明中，为便于说明，沟槽7设为与碳化硅半导体基板I的第I主面2A、即外延层3的表面垂直地形成，但即使在沟槽7的侧壁面相对第I主面2A具有某种程度的锥形角的沟槽栅型SiC-MOSFET中，也起到与沟槽7的侧壁面是垂直的情况同样的效果。
[0072]关于OFF角，例如，对于1°以上且10°以下程度角度是有效的。关于超过30°的OFF角，本发明的要旨的影响降低，所以OFF最大设为30°。
[0073]另外，在本实施方式中，使用在俯视时正方形等矩形的单元构造的沟槽栅型MOSFET进行了说明，但单元构造不限于此，如图16、图17的俯视图所示，也可以是在俯视时六边形的单元构造。在图16中，在接近[11-20]轴方向的2个沟槽7侧壁面形成了低沟道掺杂区域14，在接近与[11-20]轴方向相反的方向的2个沟槽7侧壁面形成了高沟道掺杂区域13。例如，针对图17的其他面(20、21)，设定低沟道掺杂区域14与高沟道掺杂区域13之间的值的有效受主浓度即可。
[0074]另外，如图18的俯视图所示，也可以是条状构造的单元构造。
[0075]这样，即使单元构造是矩形以外，也能够得到与单元构造是矩形的情况同样的效果O
[0076]另外，高沟道掺杂区域13、低沟道掺杂区域14不一定需要形成为与阱区域5相同的深度。
[0077]例如，如图19的剖面图所示，也可以形成为高沟道掺杂区域13、低沟道掺杂区域14的底面比阱区域5的底面浅。另外，如图20的剖面图所示，也可以形成为高沟道掺杂区域13、低沟道掺杂区域14的底面比阱区域5的底面深。
[0078]如图19、图20所示，通过使高沟道掺杂区域13、低沟道掺杂区域14伸缩，能够调整MOSFET的饱和电流密度、饱和电压。
[0079]另外，在本实施方式中，说明了沟槽栅型的MOSFET碳化硅半导体器件，但本发明不限于M0SFET，例如，如图21的剖面示意图所示，即使是在碳化硅半导体基板I的第2主面侧注入P型的杂质而形成了背面杂质区域28的IGBT、或者是使碳化硅半导体基板I成为P型的IGBT，也起到与MOSFET的情况同样的效果。
[0080]这样，通过应用本发明，能够实现具有如下栅极特性的沟槽栅型SiC-1GBT:动作稳定，OFF时的泄漏电流低，另外，开关损失低，高噪声可靠性。另外，能够防止向特定的沟槽7侧面的沟道面的电流集中，能够实现低ON电阻化。
[0081]另外，在本实施方式中，作为η型的杂质，使用氮、磷等即可，作为P型的杂质，使用铝、硼等即可。
[0082]实施方式2.
[0083]说明作为本发明的实施方式2中的碳化硅半导体器件的沟槽栅型MOSFET的结构。图22是示出作为本发明的实施方式2中的碳化硅半导体器件的沟槽栅型MOSFET的剖面示意图。
[0084]在本实施方式的半导体器件中，在实施方式I的碳化硅半导体器件的阱区域5中形成了 P型杂质浓度比阱区域5更高的高浓度阱区域26。其他部分与在实施方式I中说明了的内容相同，所以省略详细的说明。
[0085]在图22中，使图的左右方向的并非是高浓度阱区域26的阱区域5在相向的沟槽7侧壁成为相同程度的宽度。此处，为了确保碳化硅半导体器件的OFF时的耐压，需要使阱区域5的P型杂质浓度成为IX 11Vcm3?5X10 1Vcm3程度的高浓度。因此，通过在阱区域5内设置高浓度阱区域26，不依赖于高沟道掺杂区域13、低沟道掺杂区域14、阱区域5的杂质浓度而确保OFF时的耐压，能够更有效地控制阈值电压以及漏极电流。
[0086]这样，根据作为本实施方式的碳化硅半导体器件的沟槽栅型M0SFET，能够与碳化硅半导体器件的OFF时的耐压独立地调整阱区域5的费米能级，所以能够在确保OFF时的耐压的同时，在更宽范围内控制阈值电压。
[0087]实施方式3.
[0088]说明作为本发明的实施方式3中的碳化硅半导体器件的沟槽栅型MOSFET的结构。图23是示出作为本发明的实施方式3中的碳化硅半导体器件的沟槽栅型MOSFET的剖面示意图。
[0089]在本实施方式的半导体器件中，在实施方式I的碳化硅半导体器件的沟槽7的底部形成了 P型的沟槽底面保护阱区域22。其他部分与在