实施方式I中说明了的内容相同，所以省略详细的说明。
[0090]这样，通过在沟槽7的底部形成P型的沟槽底面保护阱区域22，能够抑制向沟槽7底部的栅绝缘膜8施加高电压。
[0091]另外，如图24的剖面示意图所示，也可以使沟槽7的底部的沟槽底面保护阱区域22的从剖面横方向的沟槽7的侧壁面起的突出距离在具有OFF角Θ的(11-20)面侧和具有OFF角Θ的(-1-120)面侧不同，并增大(11-20)面侧的突出距离。
[0092]如本发明那样，如果针对沟槽7每个侧面，晶体管特性不同，则针对每个沟道面，穿通破坏电压不同。
[0093]因此，根据沟道面来决定沟槽底面保护阱区域14的从沟槽7侧面起的突出距离，以使特别是在与被认为穿通破坏电压最低的(-1-120)面最接近的面中增大突出距离，从而能够抑制向沟槽7底部的栅绝缘膜8施加高电压，能够防止发生穿通破坏。
[0094]此处，使沟槽底面保护阱区域22的第2导电类型杂质浓度成为I X 11Vcm3?5 X 11Vcm3程度即可。
[0095]另外，在形成沟槽7之后使用沟槽7形成用掩模来离子注入第2导电类型杂质，从而能够形成沟槽底面保护阱区域22。为了形成图24的构造，例如，使第2导电类型杂质离子注入稍微倾斜地进行即可。
[0096]另外，在沟槽底面保护阱区域22用的离子注入时，通过沟槽7内部的注入离子的反射等效果，有时未意图的受主被注入到沟槽7侧面。为了去除沟槽7侧面的未意图的受主，也可以在该离子注入工序之后进行沟槽7侧面的牺牲氧化和之后的氧化膜去除，或者在包含氢、氯的气氛下进行热蚀刻。
[0097]这样，通过本实施方式的沟槽栅型MOSFET构造，能够增大沟槽底面保护阱区域14的从沟槽7侧壁起的突出距离，能够更有效地抑制穿通破坏，该沟槽底面保护阱区域14形成在倾斜而最接近被认为穿通破坏电压最低的(-1-120)面的沟槽7侧面的下部。
[0098]另外，在实施方式I?3中，将第I导电类型设为η型、将第2导电类型设为P型进行了说明，但不限于此，即使将第I导电类型设为P型、将第2导电类型设为η型，也起到同样的效果。
[0099]另外，在实施方式I?3中说明了的MOSFET中，栅绝缘膜不一定需要是S12等氧化膜，也可以是氧化膜以外的绝缘膜、或者氧化膜以外的绝缘膜和氧化膜的组合。
【主权项】
1.一种碳化硅半导体器件，其特征在于，具备: 由碳化硅构成的第I导电类型的漂移区域，形成在具有OFF角的碳化硅半导体基板的第I主面上； 由碳化硅构成的第2导电类型的阱区域，形成在所述漂移区域的表面上； 由碳化硅构成的第I导电类型的源区域，选择性地形成在所述阱区域的表层部； 沟槽，从所述源区域的表面贯通所述阱区域而到达所述漂移区域； 栅电极，隔着栅绝缘膜而形成在所述沟槽的内部； 源电极，与所述阱区域及所述源区域连接； 漏电极，与碳化硅半导体基板相接地形成在所述碳化硅半导体基板的作为第I主面的相反侧的面的第2主面；以及 第2导电类型的高浓度阱区域，形成在所述阱区域内，所述第2导电类型的高浓度阱区域的杂质浓度比所述阱区域的杂质浓度大， 在所述沟槽的第I侧壁面侧的所述阱区域形成有低沟道掺杂区域，在所述沟槽的第2侧壁面侧的所述阱区域形成有有效受主浓度比所述低沟道掺杂区域低的高沟道掺杂区域。2.根据权利要求1所述的碳化硅半导体器件，其特征在于， 从所述第I侧壁面至所述阱区域为止的所述低沟道掺杂区域的宽度和从所述第2侧壁面至所述阱区域为止的所述高沟道掺杂区域的宽度相同。3.根据权利要求2所述的碳化硅半导体器件，其特征在于， 所述第I主面具有从(0001)面向[11-20]轴方向倾斜的OFF角， 所述第I侧壁面是与(11-20)面接近的面， 所述第2侧壁面是与(-1-120)面接近的面。4.根据权利要求1至3中任一项所述的碳化硅半导体器件，其特征在于， 所述OFF角为1°以上且10°以下。5.根据权利要求1至3中任一项所述的碳化硅半导体器件，其特征在于， 所述阱区域的第2导电类型杂质浓度为I X 1lfVcm3以上且5X10 18/cm3以下。6.根据权利要求1至3中任一项所述的碳化硅半导体器件，其特征在于， 在从所述沟槽侧壁起的距离比所述低沟道掺杂区域或者所述高沟道掺杂区域从所述沟槽侧壁起的距离大的所述阱区域的内侧，设置有第2导电类型杂质浓度比所述阱区域高的第2导电类型的高浓度阱区域。7.根据权利要求1至3中任一项所述的碳化硅半导体器件，其特征在于， 在所述沟槽的底部的所述漂移区域内具备沟槽底面保护阱区域。8.根据权利要求7所述的碳化硅半导体器件，其特征在于， 所述沟槽底面保护阱区域从所述沟槽侧壁起的突出距离在所述第I侧壁面侧比在所述第2侧壁面大。9.一种碳化硅半导体器件的制造方法，其特征在于，具备: 在具有OFF角的碳化硅半导体基板的第I主面上形成由碳化硅构成的第I导电类型的漂移区域的工序； 在所述漂移区域的表面上形成由碳化硅构成的第2导电类型的阱区域的工序； 在所述阱区域的表层部选择性地形成由碳化硅构成的第I导电类型的源区域的工序； 形成从所述源区域的表面贯通所述阱区域而到达所述漂移区域的沟槽的工序； 在所述沟槽的内部隔着栅绝缘膜而形成栅电极的工序； 形成与所述阱区域及所述源区域相接的源电极的工序； 在所述碳化硅半导体基板的作为第I主面的相反侧的面的第2主面形成漏电极的工序; 在所述阱区域内的所述沟槽的第I侧壁面侧形成低沟道掺杂区域的工序；以及在所述阱区域内的所述沟槽的第2侧壁面侧形成有效受主浓度比所述低沟道掺杂区域低的高沟道掺杂区域的工序。10.根据权利要求9所述的碳化硅半导体器件的制造方法，其特征在于， 在形成所述低沟道掺杂区域或者所述高沟道掺杂区域之后形成所述沟槽。11.根据权利要求9所述的碳化硅半导体器件的制造方法，其特征在于， 在进行蚀刻而形成条状的第I沟槽之后，从与所述第I沟槽的条方向正交的方向倾斜地进行离子注入，从而形成所述低沟道掺杂区域或者所述高沟道掺杂区域，之后，形成完全覆盖所述第I沟槽的掩模而对与所述第I沟槽正交的第2沟槽进行蚀刻。12.根据权利要求9所述的碳化硅半导体器件的制造方法，其特征在于， 还具备在所述沟槽的底面形成第2导电类型的沟槽底面保护阱区域的工序，在所述沟槽底面保护阱区域中，在形成所述沟槽之后，向第I侧壁面侧倾斜离子注入的离子的角度而注入。
【专利摘要】提供一种碳化硅半导体器件，能够降低碳化硅基板的OFF角对半导体器件的特性造成的影响，并实现动作稳定性的提高和低电阻化。在具有OFF角的碳化硅半导体基板中形成了的沟槽栅型碳化硅MOSFET半导体器件中，在阱区域中的所述沟槽的第1侧壁面侧设置低沟道掺杂区域，在阱区域中的所述沟槽的第2侧壁面侧设置有效受主浓度比所述低沟道掺杂区域低的高沟道掺杂区域。
【IPC分类】H01L29/739, H01L29/12, H01L21/28, H01L29/78, H01L21/336
【公开号】CN104885227
【申请号】CN201380068204
【发明人】福井裕, 香川泰宏, 田中梨菜, 阿部雄次, 今泉昌之
【申请人】三菱电机株式会社
【公开日】2015年9月2日
【申请日】2013年12月19日
【公告号】DE112013006262T5, US20150333126, WO2014103257A1