他类型的隔离结构，诸如场氧化物区域。因此，衬底10包括设置在两个STI区域14之间的区域10A，以及设置在STI区域14下方或之下的区域10B。STI区域14的形成工艺可以包括:蚀刻衬底10以形成凹槽(由图1中的STI区域14占据)，使用诸如氧化硅、氮化硅、其他绝缘材料或它们的组合或它们的多层的介电材料填充凹槽，以及实施平坦化工艺以从衬底10的顶面上去除多余的介电材料。介电材料的剩余部分保留在形成STI区域14的沟槽中。
[0035]然后，如图2所示，使位于两个STI区域14之间的衬底10的一部分凹进。例如，去除衬底10的区域1A的顶部，其中，区域1A设置在两个STI区域14的相对侧壁之间。使用蚀刻工艺去除区域1A的顶部以形成沟槽15。在一些实施例中，衬底10的顶面10’基本上与STI区域14的底面14A平齐，其中，顶面10’暴露于沟槽15。在其他实施例中，在用于形成沟槽15的蚀刻工艺之后，衬底10的区域1A的顶面10’高于或低于STI区域14的底面14A。可以利用选自CF4、Cl2, NF3> SF6和/或它们的组合的蚀刻气体，使用干蚀刻来实施蚀刻工艺。在可选实施例中，例如，可以将四甲基氢氧化铵(TMAH)或氢氧化钾(KOH)溶液等用作蚀刻剂，使用湿蚀刻来实施蚀刻工艺。在生成的结构中，沟槽15可以具有宽度W1，例如，Wl为约150nm以下。可选地，宽度Wl可以为其他数值。在一些实施例中，沟槽15的宽度Wl可以介于约1nm至约10nm之间。然而，应该理解，在整个说明书中列举的数值仅仅是实例，且可以改变为不同的数值。
[0036]如图3所示，在一些实施例中，在使衬底10的区域1A凹进之后，在衬底10上方形成模板材料。在一些实施例中，例如，模板材料16包括约1nm至约10nm的III族至V族材料。在一些实施例中，例如，模板材料16包括约5nm至约80nm的InAs、InSb、GaAs、InP、GaP、GaSb、AlSb、它们的组合或它们的多层。在一些实施例中，例如，模板材料16的厚度为约40nm。可选地，模板材料16可以包括其他材料和尺寸。
[0037]例如，在一些实施例中，通过向加工半导体器件100的腔室中引入In或Ga和As、P或Sb的流体，使用外延生长工艺在衬底10上方形成模板材料16。又例如，可以可选地使用原子层沉积(ALD)形成模板材料16。也可以通过引入其他流体或通过使用其他方法形成模板材料16。
[0038]然后，在一些实施例中，对模板材料16进行脱氧。例如，可以通过在As或P流体存在的情况下加热半导体器件100以对模板材料16进行脱氧。例如，可以通过在约500°C至约600°C的温度条件下加热半导体器件来对模板材料16进行脱氧。例如，在一些实施例中，可以通过在约550°C的温度条件下加热半导体器件100来对模板材料16进行脱氧。可选地，可以通过在其他温度条件下，和在存在其他流体或不存在流体的情况下加热半导体器件100来对模板材料16进行脱氧。
[0039]在一些实施例中，在对模板材料16进行脱氧时监测模板材料16的表面，以确保模板材料16的稳定的表面重建。例如，使用反射高能电子衍射(RHEED)或其他方法检测模板材料16的表面。
[0040]例如，在一些实施例中，模板材料16适合于吸收下面的衬底10的材料的晶格失配。
[0041]然后，如图4所示，在模板材料16上方形成阻挡材料18。在一些实施例中，阻挡材料18包括AlInAsSb。例如，在一些实施例中，通过在约450°C至约560°C的温度下引入As2、Sb、In和Al的流体来形成阻挡材料18。例如，在一些实施例中，在约520°C的温度条件下形成阻挡材料18。在一些实施例中，阻挡材料18包括约0.5%至约15%的In。在一些实施例中，阻挡材料18的厚度为约4nm至约80nm。例如，在一些实施例中，阻挡材料18的厚度为约50nm。可选地，阻挡材料18可以包括其他材料、尺寸、形成方法和其他量的In。例如，在一些实施例中，阻挡材料18包括用于随后形成的材料层(诸如沟道材料)的外延生长工艺的晶种层。例如，在一些实施例中，阻挡材料18的晶格基本上与模板材料16的晶格相匹配。
[0042]然后，图4中还示出了在阻挡材料18上方形成沟道材料20。例如，沟道材料20包括晶体管的沟道区域。沟道材料20设置在沟槽15内的阻挡材料18上方。例如，在一些实施例中，将前体引入至腔室内，从而从阻挡材料18外延生长沟道材料20。例如，在一些实施例中，沟道材料20可以包括约3nm至约40nm的高迁移率导电材料或半导体材料，诸如InAs、InGaAs、GaSb、InGaSb、InSb或它们的组合或它们的多层。例如，用于外延生长沟道材料20的一些前体包括In、As、Ga和/或Sb。例如，在一些实施例中，沟道材料20的厚度为约10nm。在一些实施例中，沟道材料20包括在约500°C的温度下使用As2和In的流体生长的InAs。可选地，沟道材料20可以包括其他尺寸和材料，并且可以使用其他前体或温度或其他方法形成沟道材料20。
[0043]由于包括新的阻挡材料18，因此沟道材料20更均匀。例如，在一些实施例中，包括AlInAsSb的阻挡材料18减小或消除了湿蚀刻的缺点并且提供了改进的器件至器件厚度均匀性。此外，通过使阻挡材料18包括In (其转化阻挡材料18)，在高至约300°C的热预算下，电绝缘性质更具有鲁棒性(robust)。例如，阻挡材料18的AlAsSb中包括In消除了阻挡材料18中的点缺陷，使得阻挡材料18的一些因素更具有鲁棒性，诸如改进了绝缘性能、更均匀的厚度和较少的蚀刻缺陷。
[0044]在一些实施例中，模板材料16、阻挡材料18和沟道材料20组成在沟槽15内外延生长的半导体区域21，沟槽15设置在STI区域14之间。例如，在一些实施例中，阻挡材料18包括用于沟道材料20的外延生长工艺的晶种层。
[0045]在一些实施例中，可以连续地外延生长沟道材料20，直到半导体区域21的顶面高于STI区域14的顶面14B。实施平坦化工艺。平坦化工艺可以包括化学机械抛光(CMP)或其他工艺。可以连续地进行平坦化，直到没有任何部分的沟道材料20覆盖在STI区域14上(例如，直到沟道材料20的顶面与STI区域14的顶面14B共平面)。在可选实施例中，当沟道材料20的顶面基本上与STI区域14的顶面14B平齐或低于STI区域14的顶面14B时，停止外延工艺。在这些实施例中，然后可以实施平坦化步骤，或可以不实施平坦化步骤。
[0046]然后，接下来参考图5，例如使用蚀刻工艺使STI区域14凹进。因此，半导体区域21的一部分高于STI区域14的顶面14B。例如，在图5中，沟道材料20和阻挡材料18的一部分高于STI区域14的顶面14B。这部分半导体区域21形成半导体鳍22，半导体鳍22可以用于形成图6中所示的FinFET器件24。例如，在一些实施例中，STI区域14的保留部分的顶面14B上方的沟道材料20的至少一部分形成半导体鳍22。
[0047]参考图6，形成栅极电介质26和栅电极28。在半导体鳍22的侧壁和顶面上形成栅极电介质26。栅极电介质26可以包括介电材料，诸如氧化硅、氮化硅、氮氧化物、它们的多层和/或它们的组合。例如，栅极电介质26也可以包括高介电常数(k)介电材料。一些示例性高k材料的k值可以大于约4.0，或大于约7.0。在栅极电介质26上方形成栅电极28。可以由掺杂的多晶娃、金属、金属氮化物和金属娃化物等形成栅电极28。栅极电介质26的底端可以与STI区域14的顶面接触。可以使用光刻工艺图案化栅电极28和栅极电介质26。在形成栅极电介质26和栅电极28之后，可以形成源极和漏极区域(未在平面图中示出)以完成FinFET器件24的形成。
[0048]由于包括新的阻挡材料18 (包括AlInAsSb)，因此FinFET器件24有利地具有改进的器件性能。在工艺过程中，阻挡材料18是无应变的并且具有足够的导电带(CB)偏移，阻挡材料18是热稳定的、无缺陷的，并且提供了良好的电隔离并且是鲁棒的。阻挡材料18是四元的并且提供了与随后形成的沟道材料20的晶格匹配，并因此形成了更均匀的沟道材料20。
[0049]图7是根据一些实施例的包括FinFET器件24的半导体器件100的截面图。在一些实施例中，包括模板材料16、阻挡材料18和沟道材料20的半导体区域21可以包括轻微倾斜的侧壁，该侧壁在接近半导体区域21的底部处的宽度比在接近顶部处的宽度大。半导体器件100包括位于半导体鳍22 (也称为半导体区域21)的第一侧上的第一 STI区域14以及位于半导体鳍22的第二侧上的第二 STI区域14’，其中第二侧与第一侧相对。半导体鳍22的沟道材料20的至少一部分设置在第一 STI区域1