半导体装置的制造方法
【专利说明】半导体装置
[0001][相关申请案]
[0002]本申请案享受以日本专利申请案2014-50090号(申请日:2014年3月13日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本发明的实施方式涉及一种半导体装置。
【背景技术】
[0004]作为600V以上的耐压功率装置，广泛地使用IGBT(Insulated Gate BipolarTransistor,绝缘栅双极性晶体管)。IGBT虽然设计为在沿着顺方向以稳定状态通电电流的情况下电流不会饱和而引发锁定效应，但在断开时电流集中的情况下，有因电流集中而引发锁定效应从而引起破坏的可能性。尤其，为了缩小晶片的大小而实现小型化，必须使电流密度增大，该情况下，避免断开时的破坏现象变得重要。
【发明内容】
[0005]本发明提供一种能够提高破坏耐量的半导体装置。
[0006]实施方式的半导体装置包括:第一电极；第二电极；第二导电型的第一半导体区域，其设置在所述第一电极与所述第二电极之间；第一导电型的第二半导体区域，其设置在所述第一半导体区域与所述第二电极之间；第二导电型的第三半导体区域，其设置在所述第二半导体区域与所述第二电极之间；第一导电型的第四半导体区域及第一导电型的第五半导体区域，其等设置在所述第三半导体区域与所述第二电极之间，沿着与从所述第一电极朝向所述第二电极的第一方向交叉的第二方向排列，并且所述第五半导体区域的杂质浓度低于所述第四半导体区域；以及第三电极，其隔着绝缘膜设置在所述第二半导体区域、所述第三半导体区域、所述第四半导体区域、及所述第五半导体区域。
【附图说明】
[0007]图1是表示第一实施方式的半导体装置的示意性立体图。
[0008]图2(a)?图2(c)是表示第一实施方式的半导体装置的示意性剖视图。
[0009]图3是表示第一实施方式的半导体装置的发射极区域40L及基底区域30间的杂质浓度分布的示意图。
[0010]图4(a)及图4(b)是表示参考例的半导体装置的动作的一例的示意性剖视图。
[0011]图5(a)及图5(b)是表示第一实施方式的半导体装置的动作的一例的示意性剖视图。
[0012]图6是表示第二实施方式的半导体装置的示意性立体图。
[0013]图7是表示第三实施方式的半导体装置的示意性立体图。
[0014]图8是表示第三实施方式的半导体装置的动作的一例的示意性剖视图。
[0015]图9是表示第四实施方式的半导体装置的示意性剖视图。
[0016]图10是表示第五实施方式的半导体装置的示意性剖视图。
【具体实施方式】
[0017]下面，一边参照附图，一边对实施方式进行说明。在下面的说明中，对相同的部件标附相同的符号，对已说明过一次的部件等适当地省略说明。
[0018](第一实施方式)
[0019]图1是表示第一实施方式的半导体装置的示意性立体图。
[0020]图2(a)?图2(c)是表示第一实施方式的半导体装置的示意性剖视图。
[0021]此处，图2(a)中，表示沿着图1的A-A'线将半导体装置I沿着Z方向切断后的切断面。图2(b)中，表示沿着图1的B-B'线将半导体装置I沿着Z方向切断后的切断面。图2(c)中，表示沿着图1的C-C'线将半导体装置I沿着Z方向切断后的切断面。另外，图1中，未表不图2(a)?图2(c)中所不的发射电极11。
[0022]半导体装置I 为上下电极构造的 IGBT (Insulated Gate Bipolar Transistor)。半导体装置I包括集电极10(第一电极)以及发射电极11 (第二电极)。在集电极10与发射电极11之间，设置着P+型的集电极区域20 (第一半导体区域)。集电极区域20与集电极10欧姆接触。
[0023]在集电极区域20与发射电极11之间，设置着n_型的基底区域21 (第二半导体区域)。
[0024]在基底区域21与发射电极11之间，设置着P型的基底区域30(第三半导体区域)。基底区域30与发射电极11欧姆接触。
[0025]在基底区域30与发射电极11之间，设置着n+型的发射极区域40H(第四半导体区域)以及η型的发射极区域40L(第五半导体区域)。发射极区域40Η与发射电极11欧姆接触。发射极区域40L与发射电极11欧姆接触或者萧特基接触。发射极区域40L与发射极区域40Η邻接。
[0026]发射极区域40L的杂质浓度低于发射极区域40Η的杂质浓度。也就是说，半导体装置I的发射极区域具有杂质(掺杂剂)为高浓度的发射极区域40Η、以及杂质(掺杂剂)为低浓度的发射极区域40L。
[0027]发射极区域40Η及发射极区域40L沿着与从集电极10朝向发射电极11的Z方向(第一方向)交叉的X方向(第二方向)排列。而且，在X方向上，发射极区域40Η的宽度比发射极区域40L的宽度窄。而且，X方向上的发射极区域40L的宽度比发射极区域40Η的η型杂质因晶片工艺中的加热处理而在半导体中扩散的长度宽。
[0028]例如，在X方向上，发射极区域40L的宽度为I?5μπι，发射极区域40Η的宽度为0.1 ?I μ m0
[0029]而且，在将与电极接触一面的半导体中所含的杂质浓度设为表面杂质浓度的情况下，集电极区域20的表面杂质浓度大于3 X 117CnT3 (atoms/cm3),例如为IX 118CnT3以上。基底区域21的杂质浓度例如为IX 115cnT3以下，可根据元件的耐压设计而设定为任意的杂质浓度。基底区域30的表面杂质浓度例如为IXlO17cnT3以上。发射极区域40H的表面杂质浓度理想为5X1018cm_3以上。发射极区域40L的表面杂质浓度理想为lX1018cm_3以下。这些浓度既可以设定为随着朝向电极而变高，而且，也可以在膜厚的中间具有最大值。为了产生本实施方式的效果，尤其有效的是发射极区域40H的最大杂质浓度为5X 118CnT3以上，发射极区域40L的最大杂质浓度为IXlO18cnT3以下。原因是通过浓度差来实现所述电位差的效果。而且，该关系不依赖于元件的耐压及其他设计项目。原因是无论元件的耐压如何，所述电位差的效果均相同。
[0030]栅极电极50 (第三电极)隔着栅极绝缘膜51与基底区域21、基底区域30、发射极区域40H、及发射极区域40L接触。栅极电极50及栅极绝缘膜51沿着X方向延伸。发射极区域40H及发射极区域40L沿着与X方向及Z方向交叉的Y方向延伸。也就是说，栅极电极50与发射极区域40H及发射极区域40L正交。
[0031]集电极区域20、基底区域21、基底区域30、发射极区域40H、40L各自的主要成分例如为硅(Si)。n+型、η型、n_型等导电型(第一导电型)的杂质例如应用磷(P)、砷(As)等。P+型、P型等导电型(第二导电型)的杂质例如应用硼⑶等。而且，集电极区域20、基底区域21、基底区域30、发射极区域40H、40L各自的主要成分除硅(Si)外，还可以为硅碳化物(SiC)、氮化镓(GaN)等。
[0032]而且，实施方式中，只要未特别说明，则以n+型、η型、η—型的顺序表示η型杂质的浓度降低。而且，以P+型、P型的顺序表示P型杂质的浓度降低。而且，在半导体装置I中，即便置换P与η的导电型，也可以获得同样的效果。
[0033]而且，只要未特别说明，则所谓η+型半导体区域的杂质浓度高于η型半导体区域的杂质浓度，η+型半导体区域的与电极接触一面的η+型半导体区域的杂质浓度高于η型半导体区域的杂质浓度的情况也包含在实施方式中。而且，所谓P+型半导体区域的杂质浓度高于P型半导体区域的杂质浓度，P+型半导体区域的与电极接触一面的P+型半导体区域的杂质浓度高于P型半导体区域的与电极接触一面的P型半导体区域的杂质浓度的情况也包含在实施方式中。
[0034]集电极10的材料及发射电极11的材料例如为包含选自铝(Al)、钛(Ti)、镍(Ni)、钨(W)、金(Au)等的群中的至少一种的金属。栅极电极50的材料例如包含多晶硅。而且，绝缘膜