半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]本申请基于2014年3月14日递交的日本专利申请N0.2014-051496，并且要求享有该申请的优先权权益，该申请的全部内容以引用的方式并入本文中。
技术领域
[0003]本文中描述的实施例涉及半导体器件。
【背景技术】
[0004]至于具有高击穿电压的金属氧化物半导体(MOS)晶体管，已经知道诸如其中通过双扩散工艺来形成MOS晶体管的沟道区的双扩散MOS (DMOS)晶体管之类的半导体器件。然而，对于该半导体器件，期望进一步增强击穿电压。
【发明内容】
[0005]实施例的目的在于提供其中增强了击穿电压的半导体器件。
[0006]根据一个实施例，提供了一种半导体器件，所述半导体器件包括:
[0007]第一导电类型的第一半导体层；
[0008]所述第一导电类型的第二半导体层，所述第二半导体层在所述第一半导体层上，并且具有低于所述第一半导体层的掺杂剂浓度的掺杂剂浓度；
[0009]第二导电类型的第一半导体区，所述第一半导体区在所述第二半导体层中；
[0010]所述第一导电类型的源极区，所述源极区在所述第一半导体区中；
[0011]所述第一导电类型的漏极区，所述漏极区在所述第二半导体层中，并且在与所述第二半导体层的表面平行的第一方向上与所述源极区间隔开；
[0012]所述第二导电类型的第二半导体区，所述第二半导体区在所述第二半导体层中，并且在所述漏极区与所述第一半导体层之间；以及
[0013]栅极电极，所述栅极电极在所述第二半导体层的所述表面上且在所述漏极区与所述源极区之间。
[0014]进一步地，根据一个实施例，提供了一种半导体器件，所述半导体器件包括:
[0015]第一导电类型的第一半导体层；
[0016]所述第一导电类型的第二半导体层，所述第二半导体层在所述第一半导体层上，并且具有低于所述第一半导体层的掺杂剂浓度的掺杂剂浓度；
[0017]第二导电类型的第一半导体区，所述第一半导体区在所述第二半导体层中；
[0018]所述第一导电类型的源极区，所述源极区在所述第一半导体区中；
[0019]所述第一导电类型的漏极区，所述漏极区在所述第二半导体层中，并且在与所述第二半导体层的表面平行的第一方向上与所述源极区间隔开；
[0020]所述第二导电类型的第四半导体区，所述第四半导体区在所述第二半导体层中，并且在所述第一半导体区与所述第一半导体层之间；以及
[0021]栅极电极，所述栅极电极在所述第二半导体层的所述表面上且在所述漏极区与所述源极区之间。
[0022]进一步地，根据一个实施例，提供了一种半导体器件，所述半导体器件包括:
[0023]具有第一部分和第二部分的半导体层，所述第一部分具有大于所述第二部分中的第一导电类型掺杂剂的浓度的所述第一导电类型掺杂剂的浓度，所述第二部分在所述半导体层的的所述第一部分与表面之间；
[0024]源极区和漏极区，所述源极区和所述漏极区在所述半导体层的所述第二部分中，并且在第一方向上彼此间隔开，所述第一方向与所述半导体层的所述表面平行，所述漏极区具有在所述半导体层的所述表面处的第一部和在所述半导体层的所述第一部分与所述第一部之间的第二部，所述第一部具有高于所述第二部中的所述第一导电类型掺杂剂的浓度的所述第一导电类型掺杂剂的浓度；
[0025]栅极电极，所述栅极电极在所述半导体层的所述表面上且在所述源极区与所述漏极区之间；以及
[0026]半导体区，所述半导体区在半导体层的所述第二部分中的所述漏极区的所述第二部与所述半导体层的所述第一部分之间，并且具有与所述第一导电类型相反的第二导电类型，所述半导体区与所述漏极区的所述第二部、所述半导体层的所述第二部分、以及所述半导体层的所述第一部分直接接触。
[0027]根据实施例，提供了其中增强了击穿电压的半导体器件。
【附图说明】
[0028]图1是示例了根据第一实施例的半导体器件的剖视示意图。
[0029]图2是示例了根据第一实施例的半导体器件的立体示意图。
[0030]图3是示例了根据第一实施例的半导体器件的立体示意图。
[0031]图4是示例了根据第二实施例的半导体器件的剖视示意图。
[0032]图5是示例了半导体器件的特性的图表。
【具体实施方式】
[0033]通常，根据一个实施例，提供了半导体器件，该半导体器件包含:第一半导体层；第二半导体层；第一半导体区；源极区；漏极区；第二半导体区；以及栅极电极。第一半导体层的导电类型是第一导电类型。第二半导体层形成在第一半导体层上方，具有比第一半导体层更低的掺杂剂浓度，并且是第一导电类型的。第一半导体区形成在第二半导体层的表面上，并且是第二导电类型的。源极区形成在第一半导体区的表面上，并且是第一导电类型的。漏极区形成在第一半导体层的表面上，与源极区间隔开，并且是第一导电类型的。第二半导体区被提供在漏极区与第一半导体层之间，并且是第二导电类型的。栅极电极形成在第二半导体层上方并且被提供在漏极区与源极区之间。
[0034]在下文中，通过参照附图来解释实施例。
[0035]附图是示意图或概念图，并且因此各自组件的厚度和宽度之间的关系、各自组件的尺寸的比率等不总是等于实际半导体器件中的那些关系、比率等。进一步地，即使当在附图中描述完全相同的组件，组件的尺寸或尺寸的比率也可以取决于附图而不同。
[0036]在此公开内容和相应的附图中，相同的符号给出了在其它附图中示例的完全相同的元件，以及在适当的情况下，省略了对完全相同的组件的详细解释并且仅仅对不同的组件作出解释。
[0037](第一实施例)
[0038]图1和图2是例示根据第一实施例的半导体器件的示意图。
[0039]图1是根据实施例的半导体器件100的剖视示意图。
[0040]图2是根据实施例的半导体器件100的立体示意图。
[0041]如在图1和图2中示例的，根据实施例的半导体器件100包含:第一半导体层11 ；第二半导体层12 ;第一半导体区21 ;第二半导体区22 ;源极区31 ;以及漏极区35。
[0042]在此实施例中，半导体器件100还包含:衬底10 ;第三半导体区23 ;源极电极61 ；漏极电极62 ;栅极电极63 ;栅极绝缘膜51 ;绝缘隔离膜52 (绝缘膜)；以及夹层绝缘层53。例如，半导体器件100是双扩散MOS (DMOS)。
[0043]例如,娃(Si)用于形成第一半导体层11、第二半导体层12、第一半导体区21、第二半导体区22、源极区31、漏极区35等，在下文中对这些部分作出解释。在实施例中，例如，可以使用碳化硅等作为半导体。
[0044]例如，使用硅衬底作为衬底10。在此实施例中，P类型(第二导电类型)硅用于形成衬底10。N类型(第一导电类型)硅可以用于形成衬底。
[0045]在下文中解释的实施例中，关于具有η类型DMOS结构的半导体器件100作出了解释，假定第一导电类型是η类型，而第二导电类型是P类型。在下文中作出的解释也可适用于其中假定第一导电类型为P类型而假定第二导电类型为η类型的情况。
[0046]第一半导体层11形成在衬底10上。第一半导体层11的导电类型是η类型。第一半导体层11形成η类型掩埋层。
[0047]第二半导体层12形成在第一半导体层11上。第二半导体层12的导电类型是η类型。例如，第二半导体层12由η类型外延层形成。源极区31和漏极区35形成在外延层上。
[0048]第一半导体层11中η类型掺杂剂的浓度高于第二半导体层12中η类型掺杂剂的浓度。例如，可以使用磷(P)或砷(As)作为η类型掺杂剂。
[0049]第一半导体区21形成在第二半导体层12上。第一半导体区21的导电类型是P类型。例如，使用硼(B)作为P类型掺杂剂。
[0050]源极区31 (第一源极区)形成在第一半导体区21的一部分上，其中源极区31的导电类型为η类型。源极区31形成在第二半导体层12的前表面部分上，并且使第一半导体区21与源极区31的下表面(以相对的方式面对第一半导体层1