半导体封装体和防护单元的制作方法
【专利说明】半导体封装体和防护单元
[0001]相关申请的交叉引用
[0002]本申请要求2014年3月24日向韩国知识产权局提交的申请号为10-2014-0034034的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]各种实施例涉及一种半导体封装体，且更具体地，涉及一种具有穿通硅通孔(TSV)的半导体封装体。
【背景技术】
[0004]近来，随着对半导体产品的高集成度和高容量的需求，已经提出了具有在垂直方向上层叠的多个半导体芯片的结构。具有在垂直方向上层叠的多个半导体芯片的结构的代表性实例可以包括具有经由TSV层叠的多个半导体芯片的结构。
[0005]经由TSV层叠的多个半导体芯片可以被封装用于商业化。半导体封装体指的是如下结构:利用模制树脂或陶瓷来密封，使得形成在其中的具有微型电路的半导体芯片免受外部的影响并且被安装在电子设备中。
【发明内容】
[0006]在一个实施例中，一种半导体封装体可以包括:多个从芯片，其经由穿通硅通孔(TSV)层叠在主芯片之上。半导体封装体还可以包括第一防护单元，其被设置在从芯片的每个的周围。另外，半导体封装体可以包括第二防护单元，其形成在离第一防护单元的第一距离处，并且被设置在主芯片处。
[0007]在一个实施例中，一种半导体封装体可以包括半导体芯片，其层叠在插入件的顶表面的一侧。半导体封装体还可以包括控制芯片，其层叠在插入件的顶表面的另一侧。另夕卜，半导体芯片可以包括多个防护单元。
[0008]在一个实施例中，一种半导体封装体可以包括第一防护单元，其被配置成设置在多个从芯片的外部。半导体封装体还可以包括第二防护单元，其被配置成设置在主芯片的外部。此外，第二防护单元被设置成与第一防护单元有一距离，并且被配置在允许层叠多个从芯片的高度。
【附图说明】
[0009]图1是图示根据本发明的一个实施例的半导体封装体的结构的图；
[0010]图2是图示根据本发明的一个实施例的半导体封装体的第一防护单元、第二防护单元和虚设图案部分的图；
[0011]图3是图示根据本发明的一个实施例的半导体封装体的第一防护部分和第二防护部分的结构的图；
[0012]图4A和图4B是图示根据本发明的一个实施例的半导体封装体的虚设图案部分的结构的图；
[0013]图5是图示根据本发明的一个实施例的半导体封装体的结构的图；
[0014]图6是图示根据本发明的一个实施例的半导体封装体的第一防护单元至第四防护单元和虚设图案部分的图；以及
[0015]图7图示了利用根据本发明的一个实施例的存储器控制器电路的系统的框图。
【具体实施方式】
[0016]在下文中，将参照附图经由各种实施例来描述根据本发明的半导体封装体。为了封装经由TSV层叠的多个半导体芯片，必须要执行模制工艺。然而，在模制工艺期间，在半导体芯片中可能出现裂缝，或者半导体芯片的可靠性可能由于潮湿而降低。各种实施例针对一种包括两个或更多个防护单元以改善其可靠性的半导体封装体。
[0017]参见图1，半导体封装体100可以包括:主芯片110、第一从芯片121至第三从芯片123、穿通硅通孔(TSV) 130、模制部分140。第一从芯片121至第三从芯片123可以被配置成层叠在主芯片110之上。TSV 130可以被形成为穿通第一从芯片121至第三从芯片123。模制部分140可以被配置成覆盖主芯片110的包括多个从芯片120的顶表面，以保护多个从芯片120免受外部环境的影响。主芯片100可以被配置成具有比多个从芯片200更大的尺寸。这是因为根据本发明的一个实施例的半导体封装体100包括两个或更多个防护单元以防止由潮湿或裂缝引起的封装体缺陷。另外，防护单元之中的第二防护单元被设置在主芯片110处。
[0018]参见图2，除了图1中所示的部件之外，根据一个实施例的半导体封装体100还可以包括:第一防护单元210、第二防护单元220和虚设图案部分230。
[0019]第一防护单元210可以被配置成形成在第一从芯片121至第三从芯片123的最外面的部分，以保护相应的从芯片120。
[0020]第二防护单元220可以形成在主芯片110的最外面的部分。更具体地，第二防护单元220可以被配置成设置在离第一防护单元210的第一距离处，并且形成在主芯片110的最外面的部分之上。第二防护单元220可以被配置成形成为保证层叠多个从芯片120的高度。第一距离可以对应于主芯片110和多个从芯片120之间在尺寸上的差异。在一个实施例中，第二防护单元220可以形成在主芯片110的最外面的部分，但是本发明不限制于这种配置。更具体地，第二防护单元220可以不形成在主芯片110的最外面的部分，而是形成在离第一防护单元210预定的距离处。所述预定的距离可以对应于主芯片110与从芯片120之间在尺寸上的差异。然而，当第二防护单元220不是形成在主芯片110的最外面的部分而是形成为使得第一防护单元210与第二防护单元220之间的距离差小时，可以形成额外的虚设图案以补偿主芯片110与多个从芯片120之间在尺寸上的差异。
[0021]参见图3，将更加详细地描述第一防护单元210的结构。第一防护单元210可以被配置成包括:有源层211、第一金属接触阻挡层212、第一金属层213、第二金属接触阻挡层214、第二金属层215、第三金属接触阻挡层216和第三金属层217。第一金属接触阻挡层212可以被配置成垂直地形成在有源层211之上。第一金属层213可以水平地形成在第一金属接触阻挡层212之上。第二金属接触阻挡层214可以垂直地形成在第一金属层213之上。第二金属层215可以水平地形成在第二金属接触阻挡层214之上。第三金属接触阻挡层216可以垂直地形成在第二金属层215之上。另外，第三金属层217可以水平地形成在第二金属接触阻挡层216之上。第二防护单元220可以被配置成具有与第一防护单元210相同的结构。
[0022]虚设图案部分230可以针对每个层设置，使得在第一防护单元210和第二防护单元220之间不形成水平高度差。此外，虚设图案部分230可以针对每个层被设置在最外面的部分处，以补偿主芯片110与从芯片120之间在尺寸上的差异。参见图4A和图4B，图4A图示了形成在第一防护单元210和第二防护单元220之间的虚设图案部分230。另外，图4B图示了当第一防护单元210和第二防护单元220被形成为其之间没有距离时，虚设图案部分230被形成为补偿主芯片110与从芯片120之间在尺寸上的差异。首先，将在图4A中描述虚设图案部分230的结构。根据本发明的一个实施例的半导体封装体100的虚设图案部分230可以包括形成在用以将主芯片110之上的相应从芯片121至123绝缘的绝缘层231之上的虚设金属图案232。换言之，虚设图案部分230可以形成在用于从芯片121至123的模制部分140中。虚设金属图案232可以被配置成包括具有预定宽度的垂直条状的图案。虚设金属图案232还可以包括ISO和栅极中的一个或更多个。
[0023]参见图4B，虚设图案部分230可以包括形成在用以将主芯片110之上的相应从芯片121至123绝缘的绝缘层233之上的虚设金属图案234。虚设金属图案234可以包括盒状或者条状图案。此外，虚设金属图案234还可以包括金属线。
[0024]以这种方式形成的虚设图案部分230可以用作测试电路或者熔丝电路。
[0025]包括两个或更多个防护单元的结构还可以被应用于称作为系统封装体的半导体封装体，其中对具有不同功能的多个半导体芯片进行封装且密封以实施成系统。
[0026]参见图5，根据本发明的一个实施例的半导体封装体500可以包括:插入件510、半导体芯片520、控制芯片530和模制部分540。
[0027]插入件510可以被称作为半导体衬底。插入件510可以被配置成包括导电图案(未示出)以与半导体芯片520和控制芯片530电耦接。插入件510可以经由凸块511与外部电路电耦接。在插入件510的最外面的部分，可以形成防护单元以保护半导体封装体。
[0028]半导体芯片520可以被设置在插入件510的顶表面的一侧。半导体芯片520还可以用于根据控制芯片530的控制来储存数据。半导体芯片520可以包括:主芯片521、第一从芯片522a至第三从芯片522c、以及TSV 523。第一从芯片522a至第三从芯片522c可以被配置成层叠在主芯片521之上。TSV 523可以被形成为穿通第一从芯片522a至第三从芯片522c。主芯片521还可以具有比多个从芯片522更大的尺寸，因为一个防护单元形成在主芯片521处，而另一个防护单元形成在从芯片522a至522c中的每个处，以降低由潮湿或裂缝引起的封装体缺陷。将参照图6来描述防护单元。
[0029]控制芯片530可以被设置在插入件510的顶表面的另一侧。控制芯片350还可以用作控制半导体芯片520的整体操作。控制芯片530还可以经由控制芯片凸块531与插入件510电耦接。此外，用于保护控制芯片530的防护单元可以形成在控制芯片530的最外面的部分。图5还包括与主芯片521电耦接的控制芯片凸块524。
[0030]模制部分540可以被配置成用于覆盖根据一个实施例的半导体封装体500的顶表面，并且保护半导体芯片520和控制芯片530免受外部环境的影响。
[0031]参见图6，根据本发明的一个实施例的半导体封装体500可以包括:第一防护单元512、第二防护单元525、第三防护单元526、第四防护单元532和虚设图案部分550。第一防护单元512可以被配置成形成在插入件510的最外面的部分。第二