具有三维结构的半导体器件及其制造方法
【专利说明】具有三维结构的半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本发明要求2014年4月16日提交的申请号为10-2014-0045557的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
[0003]本发明的各种实施例涉及半导体器件，并且更具体地涉及具有三维(3D)结构的半导体器件及其制造方法。
【背景技术】
[0004]非易失性存储器件即使在未通电时也能够保持其中储存的数据。在硅衬底上制造为单层的二维存储器件已接近用于提高集成度的物理极限。因此，已提议使3D非易失性存储器件具有在硅衬底上沿垂直方向层叠的存储器单元。
[0005]3D非易失性存储器件包括彼此交替层叠的层间绝缘层和栅电极，以及将层间绝缘层和栅电极穿通的沟道层。存储器单元沿沟道层层叠。通过交替层叠例如氧化层的多个层间绝缘层和诸如氮化层的多个牺牲层、然后使用多个导电层来替换牺牲层以形成层叠的栅电极，来制造3D非易失性存储器件。
[0006]然而，使用导电层来替换牺牲层可能是困难的工艺。在替换牺牲层的工艺之后，反应气体可能保留在层叠结构中且可能损坏导电层。结果，存储器件的特性可能会恶化。
【发明内容】
[0007]本发明的各种实施例针对能够保证器件特性的半导体器件及其制造方法。
[0008]根据本发明的一个示例性实施例的半导体器件可以包括:半导体图案；导电层，每个导电层包括第一部分和第二部分，半导体图案穿通第一部分，第二部分具有大于第一部分的厚度，其中，每个导电层的第一部分包括包围半导体图案的第一阻挡图案和形成在第一阻挡图案中且具有相对第一阻挡图案的刻蚀选择性的材料图案，每个导电层的第二部分包括导电图案；以及接触插塞，其连接至每个导电层的第二部分。
[0009]根据本发明的另一个实施例的半导体器件可以包括:以台阶式层叠的绝缘层；设置在绝缘层之间的导电层，其中，每个导电层包括与单元区相对应且被上部导电层覆盖的第一部分、与焊盘区相对应的第二部分、以及与连接区相对应并且位于第一部分和第二部分之间的第三部分，并且其中，第一部分和第三部分的每个导电层包括与第二部分的每个导电层不同的材料；沟道层，其穿通每个导电层的第一部分；以及接触插塞，其连接至每个导电层的第二部分。
[0010]根据本发明的一个实施例的制造半导体器件的方法可以包括:形成层叠结构，所述层叠结构包括半导体图案以及交替层叠以包围半导体图案的第一材料层和第二材料层；形成穿通层叠结构的缝隙；通过经由缝隙去除第一材料层来形成第一开口 ；在第一开口和缝隙中形成第一阻挡层；在形成有第一阻挡层的第一开口和缝隙中形成第三材料层，其中第三材料层具有相对于第一阻挡层的刻蚀选择性，并且包括位于第一开口中的接缝；形成填充接缝的牺牲图案；通过部分地刻蚀形成在第一开口中的第一阻挡层、第三材料层以及牺牲图案来形成第二开口 ；以及在第二开口中形成导电图案。
【附图说明】
[0011]图1A是说明根据本发明的一个实施例的半导体器件的立体图；
[0012]图1B是说明图1A中所示的半导体器件中包括的导电层的结构的实例的布局图；
[0013]图1C是说明图1B中所示的导电层的结构沿A-A’的布局图；
[0014]图1D是说明图1B中所示的导电层的结构沿B-B’的布局图；
[0015]图1E是说明图1B中所示的导电层的结构沿C-C’的布局图；
[0016]图2A是说明图1A中所示的半导体器件中包括的导电层的结构的另一个实例的布局图；
[0017]图2B是说明图2A中所示的导电层的结构沿A-A’的布局图；
[0018]图2C是说明图2A中所示的导电层的结构沿B-B’的布局图；
[0019]图2D是说明图2A中所示的导电层的结构沿C-C’的布局图；
[0020]图3A是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
[0021]图3B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
[0022]图4A是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
[0023]图4B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
[0024]图5A是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
[0025]图5B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
[0026]图6A是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
[0027]图6B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
[0028]图7A是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
[0029]图7B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
[0030]图8A是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
[0031]图SB是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
[0032]图9A是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
[0033]图9B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
[0034]图1OA是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
[0035]图1OB是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
[0036]图11是说明根据本发明的一个实施例的存储系统的框图；
[0037]图12是说明根据本发明的一个实施例的存储系统的框图；
[0038]图13是说明根据本发明的一个实施例的计算系统的框图；以及
[0039]图14是说明根据本发明的一个实施例的计算系统的框图。
【具体实施方式】
[0040]在下文中，将参照附图详细描述本发明的各种示例性实施例。
[0041]附图可能不一定按比例，并且在一些情况下，附图中的至少一些结构的比例可能被夸大以清楚地说明所描述的实例或实施方式的某些特征。在附图或说明书中呈现具有为多层结构的两层或更多层的特定实例时，所示的这些层的相对位置关系或布置这些层的顺序反映所描述的或所说明的示例的特定实施方式，并且也可能存在不同的相对位置关系或布置层的顺序。另外，所描述的或所说明的多层结构的实例可能未反映特定多层结构中存在的所有层，例如，在两个所示的层之间可以存在一个或更多个另外的层。作为特定实例，当所描述的或所说明的多层结构中的第一层被称作为在第二层“上”或“之上”、或在衬底“上”或“之上”时，第一层可以是直接形成在第二层或衬底上，但也可以表示在第一层和第二层或衬底之间可以存在一个或更多个其他中间层的结构。还应注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要在句中未被特意提及，单数形式可以包括复数形式。
[0042]在附图中，为了图示的简洁，部件的厚度和距离与实际的物理厚度和间隔相比被夸大。在以下说明中，已知相关功能和组成的详细描述可能被省略以避免对本发明主题的不必要混淆。在本说明书和附图中，相似的附图标记表示相似的元件。
[0043]图1A是说明根据本发明的一个实施例的半导体器件的立体图。
[0044]如在图1A中所示，半导体器件可以包括:层叠结构ST，其中导电层10和绝缘层14交替形成在层叠结构ST中；以及半导体图案15，其穿通层叠结构ST。导电层10可以是诸如单元晶体管和存储器单元的栅电极，或选择线或字线。此外，半导体图案15可以是沟道层。
[0045]每个导电层10包括:第一部分R1，其包围半导体图案15 ;以及第二部分R2，其自第一部分Rl延伸。每个导电层10的第二部分R2可以具有大于第一部分Rl的厚度，即，Τ2ΧΓ1。例如，第一部分Rl可以与存储器单元所位于的单元区相对应，第二部分R2可以与连接至接触插塞(contact plug)的焊盘区相对应。上部导电层可以被层叠为覆盖下部导电层10的第一部分Rl并且暴露出导电层10的第二部分R2。
[0046]每个导电层10还可以包括位于第一部分