Rl和第二部分R2之间的第三部分R3。第三部分R3可以具有与第一部分Rl大体相同的厚度。例如，第三部分(R3)可以与位于单元区和焊盘区之间的连接区相对应。上部导电层10可以被层叠为覆盖下部导电层10的第一部分Rl和第三部分R3,并且暴露出下部导电层10的第二部分R2。此外,下部导电层10的第三部分R3可以位于上部导电层10的第二部分R2和第三部分R3之下。在具有上述结构的半导体器件中，下部导电层10具有大于上部导电层10的长度，并且下部导电层10的第三部分R3可以具有大于上部导电层10的第三部分R3的长度。例如，上部导电层10的第一部分Rl和下部导电层10的第一部分Rl具有相同的长度，而下部导电层10的第三部分R3具有大于上部导电层10的第三部分R3的长度。
[0047]在图1A中，示出了位于最下部分的导电层10的第一部分Rl至第三部分R3，并且所述导电层10的第一部分Rl至第三部分R3被限定为具有不同长度。此外，最上部导电层10可以不包括第三部分R3。
[0048]图1B至图1E是说明图1A中所示的半导体器件中包括的导电层10的结构的实例的图。图1B是布局图，图1C是沿A-A’的截面图，图1D是沿B-B’的截面图，以及图1E是沿C-C，的截面图。在下文中，省略了先前描述的一般功能和实施例的详细描述。
[0049]如在图1B中所7K,在导电层10中，第一部分Rl和第三部分R3可以具有大体相同的结构，而第一部分Rl和第二部分R2可以具有不同结构。即，第一部分Rl和第三部分R3可以由相同材料形成，而第一部分Rl和第二部分R2可以由不同材料形成。例如，导电层10的第一部分Rl和第三部分R3可以包括阻挡图案11和位于阻挡图案11中的材料图案12，而导电层10的第二部分R2可以包括导电图案13。
[0050]此外，导电层10可以具有中心区CR和位于中心区CR两侧的侧区SR。形成在第二部分R2中的导电图案13可以延伸至第一部分Rl和第三部分R3的侧区SR。阻挡图案11和材料图案12形成在第一部分Rl和第三部分R3的中心区CR中，导电图案13形成在第一部分Rl和第三部分R3的侧区SR中。
[0051]材料图案12可以包括具有相对于阻挡图案11的刻蚀选择性的材料。例如，材料图案12可以包括氧化物、氮化物、氧化硅、氮化硅、多晶硅、锗和锗硅中的至少一种。阻挡图案11可以包括钛,氮化钛,钽和氮化钽中的至少一种。此外，导电图案13可以包括钨和氮化钨中的至少一种。
[0052]如在图1C中所示，至少一个半导体图案15穿通第一部分R1。例如，半导体图案15可以穿通图1B中所示的第一部分Rl的中心区CR或图1B中所示的中心区CR的边界和侧区SR的边界。
[0053]如在图1D和图1E中所示，接触插塞CP连接至导电层10的第二部分R2。通过将接触插塞连接至相对较厚的第二部分R2，可以保证覆盖余量且防止导电层10穿孔和形成桥。图1D说明了接触插塞CP位于第二部分R2的侧面。然而，接触插塞CP可以位于第二部分R2的中心。
[0054]尽管在图1B至图1D中未示出，但导电层10可以在其一部分中包括气隙。例如，气隙可以位于第一部分Rl至第三部分R3的中心区CR中或位于材料图案12内。
[0055]图2A至图2D是说明图1A中所示的导电层10的结构的另一个实例的图。图2A是布局图，图2B是沿A-A’的截面图，图2C是沿B-B’的截面图，以及图2D是沿C-C’的截面图。以下，将省略先前描述的一般功能和实施例的描述。
[0056]如在图2A至图2D中所示，导电层10可以包括:阻挡图案11，其填充第一部分Rl和第三部分R3 ;以及导电图案13，其形成在第二部分R2中。此外，第一部分Rl和第三部分R3的中心区CR可以被阻挡图案11填充，导电图案13可以形成在侧区SR中。尽管在这些附图中未示出，但气隙可以位于阻挡图案11中。
[0057]图3A和图3B至图1OA和图1OB是说明根据本发明的一个实施例的制造半导体器件的方法的截面图。图3A、图4A、图5A、图6A、图7A、图8A、图9A和图1OA是沿图1A的A-A’截取的截面图，图3B、图4B、图5B、图6B、图7B、图8B、图9B和图1OB是沿图1A的B-B’截取的截面图。以下，将省略先前描述的一般功能和实施例的详细描述。
[0058]如在图3A和图3B中所示，交替形成多个第一材料层31和多个第二材料层32。第一材料层31可以形成诸如选择晶体管和存储器单元晶体管的栅电极，第二材料层32可以形成与层叠的栅电极电断开的绝缘层。
[0059]第一材料层31可以包括具有高于第二材料层32的刻蚀选择性的材料。例如，第一材料层31可以形成为包括氮化物的牺牲层，第二材料层32可以形成为包括氧化物的绝缘层。可替选地，第一材料层31可以形成为包括氮化物的第一牺牲层，第二材料层32可以形成为包括氧化物的第二牺牲层。
[0060]此外，第一材料层31可以形成为具有与第二材料层32相同的厚度，或与第二材料层32不同的厚度。根据本发明的一个实施例，可以选择性地增加导电层的第二部分的厚度。因此，当形成层叠结构ST时，第一材料层31可以具有小于第二材料层32的厚度，使得层叠结构的总高度可以被减小，且可以更容易地减少制造工艺。
[0061]随后，形成穿通层叠结构ST的半导体图案33。例如，形成穿通第一材料层31和第二材料层32的孔H，然后在孔H中形成半导体图案33。半导体图案33可以具有开放的中心、填充的中心或其组合。开放的中心可以使用绝缘层填充。此外，在形成半导体图案33之前，可以在孔H中形成电介质层(未示出)。例如，电介质层可以包括电荷阻挡层、数据存储层和隧道绝缘层中的至少一个。数据存储层可以包括多晶硅、氮化物、相变材料和纳米点(nanodot)等。
[0062]随后，形成穿通第一材料层31和第二材料层32的缝隙SL，且缝隙SL可以具有足够的深度以暴露出所有的第一材料层31。此外，缝隙SL可以形成为诸如线形或岛形的各种形状。
[0063]尽管在附图中未示出，但在形成缝隙SL之前或之后，可以以台阶式来将层叠结构ST的侧壁图案化。例如，每个台阶可以包括上部第二材料层32和下部第一材料层31。此夕卜，每个第一材料层31包括在图1中所示的第一部分Rl和第三部分R3以及在图1中所示的第二部分R2。第二部分R2中的第一材料层31可以延伸超出上部第一材料层31。
[0064]如在图4A和图4B中所示，去除由缝隙SL暴露出的第一材料层31以形成第一开口 0P1。第一开口 OPl具有第一厚度T3。由于经由缝隙SL来去除第一材料层31，随着第一开口 OPl更靠近缝隙SL，第一开口 OPl的厚度可以增加。即，随着第二材料层32更靠近缝隙SL，第二材料层32的厚度可以减小，使得第二材料层32可以具有梯形。
[0065]随后，选择性地增加每个第一开口 OPl的第二部分R2的厚度，即，Τ4ΧΓ3。如图1中所示，选择性地增加与台阶式图案化的第二部分R2相对应的部分的厚度。例如，将第二材料层32的以台阶式图案化且暴露出的第二部分R2掺入杂质。由于掺入杂质的区域可以具有比未掺杂的区域更高的刻蚀速率，当第一材料层31被去除时，第二材料层32的掺杂区域也可以被去除。因此，第二部分R2的第一开口 OPl可以具有比第一部分Rl和第三部分R3更大的厚度，即，Τ4ΧΓ3。
[0066]如在图5A和图5B中所不，在图4A和图4B中所不的第一开口 OPl中形成第一阻挡层34。第一阻挡层34可以沿着第一开口 OPl的内表面和缝隙SL形成。例如，第一阻挡层34包括钛，氮化钛，钽和氮化钽中的至少一种。可以在形成第一阻挡层34之前形成电介质层(未示出)。电介质层可以包括电荷阻挡层、数据存储层和隧道绝缘层中的至少一个。电介质层可以包括多晶硅、氮化物、相变材料、纳米点等。
[0067]随后，在形成有第一阻挡层34的第一开口 OPl中形成具有相对于第一阻挡层34的刻蚀选择性的第三材料层35。第三材料层35可以沿着第一开口 OPl的内表面和缝隙SL形成。第三材料层35可以包括氧化物、氮化物、氧化硅、氮化硅、多晶硅、锗和锗硅中的至少一种。
[0068]第三材料层35可以包括沿着第一开口 OPl的厚度在一部分中的接缝S (seam)。例如，在如图4B中所示的具有相对较小厚度T3的第一部分Rl和第三部分R3中，第三材料层35包括完全填充第一开口 O