Pl的中心且位于侧面的接缝S。另外，在如图4B中所示的具有相对较大厚度T4的第二部分R2中，第三材料层35被形成为具有沿着第一阻挡层34的表面的均匀厚度，且未完全填充第一开口 OPl。接缝S的深度可以根据第一开口 OPl的厚度而不同。
[0069]随后，在形成有第三材料层35的第一开口 OPl中形成牺牲层36。牺牲层36可以沿着第一开口 OPl的内表面和缝隙SL形成。例如，牺牲层36可以包括钛，氮化钛，钽和氮化钽中的至少一种。
[0070]在具有相对较小厚度T3的第一部分Rl和第三部分R3中，牺牲层36被形成为填充第三材料层35中的接缝S。此外，在具有相对较大厚度T4的第二部分R2中，牺牲层36被形成为具有沿着开口 OPl的表面的均匀厚度，且未完全填充第一开口 OPl (见附图标记“C”)。
[0071]如在图6A和图6B中所示，部分地刻蚀图5A和图5B中所示的牺牲层36，使得第三材料层35被暴露。例如，使用干法刻蚀或清洁工艺来选择性地刻蚀牺牲层36。从第一部分Rl和第三部分R3中去除缝隙SL中的牺牲层36。然而，不去除填充第三材料层35的接缝S的牺牲层36。结果，形成填充图5A中所示的第三材料层35的接缝S的牺牲图案36A。由于牺牲层36未完全填充第二部分R2中的第一开口 0P1，所以更大的区域暴露于刻蚀气体。由于牺牲层36以相对较快的速度被刻蚀，因此可以从第二部分R2中完全去除牺牲层36，并且可以暴露出第一开口 OPl中的第三材料层35。
[0072]如在图7A和图7B中所示，部分地刻蚀第三材料层35以形成初步第三材料图案35A。例如，通过使用干法刻蚀或清洁工艺来刻蚀第三材料层35，在第一部分Rl和第三部分R3中形成初步第三材料图案35A。通过刻蚀形成在缝隙SL中的第三材料层35，在每个第一开口 OPl中形成初步材料图案35A。由于第三材料层35以相对较快的速度从第二部分R2刻蚀，所以第三材料层35可以被完全去除，并且可以被暴露出第一开口 OPl中的第一阻挡层34。
[0073]如在图8A和图8B中所示，刻蚀图7A和图7B中所示的第一阻挡层34和牺牲图案36A。例如，可以使用湿法刻蚀工艺刻蚀第一阻挡层34和牺牲图案36A。在第一部分Rl和第三部分R3中，形成第一阻挡图案34A且去除牺牲图案36A。在第二部分R2中，可以去除所有的第一阻挡层34以形成第二开口 0P2。
[0074]如在图9A和图9B中所示，可以通过刻蚀图8A和图8B中所示的初步材料图案35A来形成材料图案35B，使得形成第三开口 0P3。第二开口 0P2和第三开口 0P3是形成有导电图案的区域。位于每个层级的第二开口 0P2和第三开口 0P3可以互相连接。此外，根据刻蚀条件，材料图案35B可以相对于第一阻挡图案34A突出，或第一阻挡图案34A可以相对于材料图案35B突出。
[0075]如在图1OA和图1OB中所示，在图9A和图9B中所示的第二开口 0P2和第三开口0P3中形成导电图案38。在形成导电图案38之前，可以在第二开口 0P2和第三开口 0P3中形成第二阻挡图案37。第二阻挡图案37可以包括钛，氮化钛，钽和氮化钽中的至少一种。此外，导电图案38可以包括钨和氮化钨中的至少一种。
[0076]当第三材料图案35B相对于第一阻挡图案34A突出时，将第二阻挡图案37形成为包围材料图案35B的突出区域。即，材料图案35B的一部分可以相对于第一阻挡图案34A突出，且可以嵌入至第二阻挡图案37中。
[0077]尽管在附图中未示出，但当第一材料层31是第一牺牲层、且第二材料层32是第二牺牲层时，可以执行使用绝缘层来替换第二材料层32的额外工艺。例如，在通过经由缝隙SL去除第二材料层32来形成开口之后，可以在开口中形成绝缘层。
[0078]此外，取代形成第三材料层35，可以将第一阻挡层34形成得非常厚。另外，可以形成以上参照前述图2A至图2C来描述的导电层。
[0079]图11是说明根据本发明的一个实施例的存储系统1000的框图。
[0080]如在图11中所示，存储系统1000可以包括存储器件1200和控制器1100。
[0081]存储器件1200可以储存具有各种数据格式的数据信息，所述各种数据格式诸如文本、图形、软件代码等。存储器件1200可以是非易失性存储器，且可以包括以上在图1至图1OB中描述的结构。此外，存储器件1200可以包括:半导体图案；导电层，每个导电层包括半导体图案穿通的第一部分和具有大于第一部分的厚度的第二部分，其中，每个导电层的第一部分包括包围半导体图案的第一阻挡图案和形成在第一阻挡图案中并且具有相对于第一阻挡图案的刻蚀选择性的材料图案，每个导电层的第二部分包括导电图案；以及接触插塞，其连接至每个导电层的第二部分。由于存储器件1200的结构和制造方法与上述相同，所以将省略进一步的描述。
[0082]控制器1100可以耦接至主机和半导体存储器件1200。控制器1100可以响应于来自主机的请求而访问半导体存储器件1200。例如，存储器控制器1100可以控制半导体存储器件1200的读取、写入、擦除和后台操作。
[0083]控制器1100可以包括随机存取存储器(RAM) 1110、处理单元1120、主机接口 1130、存储器接口 1150和错误校正码块1140。
[0084]RAM 1110可以作为以下至少一种:处理单元1120的操作存储器、半导体存储器件1200和主机之间的高速缓冲存储器、半导体存储器件1200和主机之间的缓冲存储器。此夕卜，可以使用只读存储器(ROM)代替RAM 1110。
[0085]CPU 1120可以控制控制器1100的整体操作。例如，CPU 1120可以包括固件，诸如储存在RAM 1110中的快闪转换层(FTL)。
[0086]主机接口 1130可以执行与主机的接口。例如，控制器1100可以经由各种接口协议之一与主机通信，所述各种接口协议包括:通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PC1-快速(PC1-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和私有协议。
[0087]ECC电路1140可以使用错误校正码(ECC)电路1140来检测从存储器件1200读出的数据中包括的错误，然后校正该错误。
[0088]存储器接口 1150可以执行与存储器件1200的连接。例如，存储器接口 1150包括与非(NAND)快闪存储器接口或或非(NOR)快闪存储器接口。
[0089]控制器1100还可以包括用于暂时储存数据的缓冲存储器(未示出)。缓冲存储器可以暂时储存经由主机接口 1130从外部发送的数据或暂时储存经由存储器接口 1150从存储器件1200发送的数据。此外，控制器1110还可以包括用于储存与主机接口的码数据的ROM。
[0090]由于存储系统1000包括集成度改善的存储器件1200，所以存储系统1000的集成度可以改善。
[0091]图12是说明根据本发明的一个实施例的存储系统1000的框图。在下文中，将省略先前描述的一般功能和实施例的详细描述。
[0092]如在图12中所示，存储系统1000可以包括存储器件1200’和控制器1100。此外，控制器1100包括RAM 1110、CPU 1120、主机接口 1130、ECC电路1140和存储器接口 1150。
[0093]存储器件1200’可以是非易失性存储器，并且可以包括以上参照图1至图1OB描述的存储串。此外，存储器件1200’可以包括:半导体图案；导电层，每个导电层包括半导体图案穿通的第一部分和具有比第一部分更大的厚度的第二部分，其中，每个导电层的第一部分包括包围半导体图案的第一阻挡图案和形成在第一阻挡图案中并且具有相对于第一阻挡图案的刻蚀选择性的材料图案，每个导电层的第二部分包括导电图案；以及接触插塞，其连接至每个导电层的第二部分。由于存储器件1200’的结构和制造方法与前述相同，所以省略其进一步的描述。
[0094]此外，存储器件1200’可以是由多个存储器芯片构成的多芯片封装体。存储器芯片被划分为多个组，所述多个组被配置成经由I至k通道CHl至CHk与控制器1100通信。此外，属于一个组的存储