的所述第二部分之下。
[0127]技术方案11.一种半导体器件，包括:
[0128]绝缘层，其以台阶式层叠；
[0129]导电层，其设置在所述绝缘层之间，其中，每个导电层包括:第一部分，其与单元区相对应且被上部导电层覆盖；第二部分，其与焊盘区相对应；以及第三部分，其与连接区相对应且位于所述第一部分和所述第二部分之间，并且其中，每个导电层的所述第一部分和所述第三部分包括与所述第二部分不同的材料；
[0130]沟道层，其穿通每个导电层的所述第一部分；以及
[0131]接触插塞，其连接至每个导电层的所述第二部分。
[0132]技术方案12.如技术方案11所述的半导体器件，其中，所述第一部分和所述第三部分中的每个导电层包括:第一阻挡图案；以及材料图案，所述材料图案位于所述第一阻挡图案中且具有相对于所述第一阻挡图案的刻蚀选择性，并且每个导电层的所述第二部分包括导电图案。
[0133]技术方案13.如技术方案12所述的半导体器件，还包括形成在每个导电层的所述第二部分中并且包围所述导电图案的第二阻挡图案。
[0134]技术方案14.如技术方案11所述的半导体器件，其中，所述第一部分和所述第三部分中的每个导电层包括第一阻挡图案，并且导电图案被包括在所述第二部分中。
[0135]技术方案15.如技术方案11所述的半导体器件，其中，每个导电层的所述第二部分具有比每个导电层的所述第一部分和所述第三部分更大的厚度。
[0136]技术方案16.如技术方案11所述的半导体器件，
[0137]其中，所述导电层被层叠成使得下部导电层的所述第三部分位于上部导电层的所述第二部分之下。
[0138]技术方案17.—种制造半导体器件的方法，所述方法包括:
[0139]形成层叠结构，所述层叠结构包括半导体图案以及交替层叠以包围所述半导体图案的第一材料层和第二材料层；
[0140]形成穿通所述层叠结构的缝隙；
[0141]通过经由所述缝隙去除所述第一材料层来形成第一开口 ；
[0142]在所述第一开口和所述缝隙中形成第一阻挡层；
[0143]在形成有所述第一阻挡层的所述第一开口和所述缝隙中形成第三材料层，其中，所述第三材料层具有相对于所述第一阻挡层的刻蚀选择性，并且包括位于所述第一开口中的接缝；
[0144]形成填充所述接缝的牺牲图案；
[0145]通过部分地刻蚀形成在所述第一开口中的所述第一阻挡层、所述第三材料层和所述牺牲图案来形成第二开口 ；以及
[0146]在所述第二开口中形成导电图案。
[0147]技术方案18.如技术方案17所述的方法，其中，形成所述第二开口包括:
[0148]通过刻蚀由所述牺牲图案暴露出的所述第三材料层来形成初步第三材料图案；
[0149]通过刻蚀所述第一阻挡层的一部分来形成第一阻挡图案；
[0150]去除所述牺牲图案；以及
[0151]通过刻蚀由所述第一阻挡图案暴露出的所述初步第三材料图案来形成第三材料图案。
[0152]技术方案19.如技术方案17所述的方法，还包括:以台阶式将所述层叠结构的侧壁图案化，使得每个第一材料层的第一部分设置在上部第一材料层和下部第一材料层之间，并且暴露出从所述第一部分延伸的第二部分。
[0153]技术方案20.如技术方案19所述的方法，其中，每个第一开口包括设置在所述上部第二材料层和所述下部第二材料层之间的第三部分，以及从所述第三部分延伸且具有比所述第一部分更大的厚度的第四部分。
[0154]技术方案21.如技术方案20所述的方法，其中，所述第三材料层包括接缝，所述接缝位于所述第三部分的侧面中且具有开放所述第四部分的厚度。
[0155]技术方案22.如技术方案21所述的方法，其中，形成所述牺牲图案包括:
[0156]在所述第一开口和所述缝隙中形成牺牲层，使得所述牺牲层具有填充所述接缝且开放所述第四部分的厚度；以及
[0157]通过去除形成在所述缝隙和所述第四部分中的所述牺牲层来形成所述牺牲图案。
[0158]技术方案23.如技术方案20所述的方法，其中，在形成所述第四开口期间，完全去除形成在所述第四开口中的所述第一阻挡层和所述第三材料层。
[0159]技术方案24.如技术方案20所述的方法，其中，每个导电图案包括:第五部分，所述半导体图案穿通所述第五部分；第六部分，其从所述第五部分延伸且具有比所述第五部分更大的厚度；第七部分，其位于所述第五部分和所述第六部分之间。
[0160]技术方案25.如技术方案24所述的方法，还包括:形成连接至每个导电图案的所述第六部分的接触插塞。
[0161]技术方案26.如技术方案17所述的方法，还包括:在形成所述导电图案之前，形成包围所述导电图案的第二阻挡图案。
【主权项】
1.一种半导体器件，包括: 半导体图案； 导电层，每个导电层包括所述半导体图案穿通的第一部分和具有大于所述第一部分的厚度的第二部分，其中，每个导电层的所述第一部分包括包围所述半导体图案的第一阻挡图案以及形成在所述第一阻挡图案中并且具有相对于所述第一阻挡图案的刻蚀选择性的材料图案，每个导电层的所述第二部分包括导电图案；以及接触插塞，其连接至每个导电层的所述第二部分。2.如权利要求1所述的半导体器件，还包括第二阻挡图案，所述第二阻挡图案被包括在每个导电层的所述第二部分中且包围所述导电图案。3.如权利要求1所述的半导体器件，其中，所述第一部分与单元区相对应，所述第二部分与焊盘区相对应。4.如权利要求1所述的半导体器件，其中，所述材料图案包括非导电材料。5.如权利要求1所述的半导体器件，其中，所述材料图案包括氧化物、氮化物、氧化硅、氣化??圭、多晶娃、错和错??圭中的至少一种。6.如权利要求1所述的半导体器件，其中，所述第一阻挡图案包括钛、氮化钛、钽和氮化钽中的至少一种，所述导电图案包括钨和氮化钨中的至少一种。7.如权利要求1所述的半导体器件，其中，所述导电层的下部导电层的第一部分被上部导电层覆盖，所述导电层的下部导电层的第二部分未被所述上部导电层覆盖。8.如权利要求1所述的半导体器件，其中，所述导电图案部分地延伸至所述第一部分。9.一种半导体器件，包括: 绝缘层，其以台阶式层叠； 导电层，其设置在所述绝缘层之间，其中，每个导电层包括:第一部分，其与单元区相对应且被上部导电层覆盖；第二部分，其与焊盘区相对应；以及第三部分，其与连接区相对应且位于所述第一部分和所述第二部分之间，并且其中，每个导电层的所述第一部分和所述第三部分包括与所述第二部分不同的材料； 沟道层，其穿通每个导电层的所述第一部分；以及 接触插塞，其连接至每个导电层的所述第二部分。10.一种制造半导体器件的方法，所述方法包括: 形成层叠结构，所述层叠结构包括半导体图案以及交替层叠以包围所述半导体图案的第一材料层和第二材料层； 形成穿通所述层叠结构的缝隙； 通过经由所述缝隙去除所述第一材料层来形成第一开口； 在所述第一开口和所述缝隙中形成第一阻挡层； 在形成有所述第一阻挡层的所述第一开口和所述缝隙中形成第三材料层，其中，所述第三材料层具有相对于所述第一阻挡层的刻蚀选择性，并且包括位于所述第一开口中的接缝； 形成填充所述接缝的牺牲图案； 通过部分地刻蚀形成在所述第一开口中的所述第一阻挡层、所述第三材料层和所述牺牲图案来形成第二开口 ；以及在所述第二开口中形成导电图案。
【专利摘要】一种半导体器件包括：半导体图案；导电层，每个导电层包括半导体图案穿通的第一部分和具有大于第一部分的厚度的第二部分，其中，每个导电层的第一部分包括包围半导体图案的第一阻挡图案以及形成在第一阻挡图案中且具有相对于第一阻挡图案的刻蚀选择性的材料图案，每个导电层的第二部分包括导电图案；以及接触插塞，其连接至每个导电层的第二部分。
【IPC分类】H01L27/115, H01L21/8247
【公开号】CN105023927
【申请号】CN201410509433
【发明人】李起洪, 皮昇浩, 宾眞户
【申请人】爱思开海力士有限公司
【公开日】2015年11月4日
【申请日】2014年9月28日
【公告号】US20150303211